JP5169597B2 - 集積回路および試験方法 - Google Patents
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Description
11E,11F I/Oポート
17 BIST回路を有するメモリ
18 SRAM
20 フリップフロップ(FF)
22 PLL回路
23 メモリテストコントローラ(MTC)
24 テストパターン発生回路(TPG)
41 ラッチ制御回路
Claims (10)
- メモリと、
前記メモリを試験するメモリ試験回路と、
入出力ポートと
を備え、
前記メモリ試験回路は、
前記メモリの出力をラッチするラッチ回路を備え、
アクセスする前記メモリのアドレスを、第1クロックに応じて全アドレスをアクセスするように変化させた時の前記メモリの出力を、前記第1クロックの整数倍の周期を有するラッチ信号に応じてラッチするように前記ラッチ回路を動作させるスキャン・ラッチ動作を行い、
前記ラッチ信号の1周期中に、前記ラッチ回路のラッチしたデータを、前記入出力ポートを介して出力する転送動作を行い、
前記ラッチ回路がラッチする前記メモリの出力に対応するメモリセルのアドレス位置を変化させて、前記スキャン・ラッチ動作および前記転送動作を繰り返し、全メモリセルの出力を外部に出力することを特徴とする集積回路。 - 前記集積回路は、前記入出力ポートを介して外部と通信すると共に前記メモリにアクセスする他の回路を備え、前記メモリは前記他の回路を介してのみアクセス可能であることを特徴とする請求項1に記載の集積回路。
- 前記メモリ試験回路は、前記第1クロックから前記ラッチ信号を発生するカウンタを備えることを特徴とする請求項1または2に記載の集積回路。
- 前記カウンタは、リニアフィードバックシフトレジスタであることを特徴とする請求項3に記載の集積回路。
- 前記メモリ試験回路は、前記第1クロックより低速のテストクロックから前記第1クロックを発生するPLL回路をさらに備えることを特徴とする請求項1または2に記載の集積回路。
- 外部から直接アクセスできないメモリを有する集積回路の前記メモリを試験する試験方法であって、
アクセスする前記メモリのアドレスを第1クロックに応じて全アドレスをアクセスするように変化させ、
アクセスした前記メモリの出力を、前記第1クロックの整数倍の周期を有するラッチ信号に応じてラッチするスキャン・ラッチ動作を行い、
前記ラッチ信号の1周期中に、前記ラッチしたデータを、入出力ポートを介して出力する転送動作を行い、
ラッチする前記メモリの出力に対応するメモリセルのアドレス位置を変化させて、前記スキャン・ラッチ動作および前記転送動作を繰り返し、全メモリセルの出力を外部に出力することを特徴とする試験方法。 - 前記集積回路は、前記メモリのほかに、前記入出力ポートを介して外部と通信すると共に前記メモリにアクセスする他の回路を備え、前記メモリは前記他の回路を介してのみアクセス可能であることを特徴とする請求項6に記載の試験方法。
- 前記ラッチ信号は、前記第1クロックを分周して発生することを特徴とする請求項6または7に記載の試験方法。
- 前記第1クロックより低速のテストクロックが外部から供給され、前記テストクロックから前記第1クロックを発生することを特徴とする請求項6または7に記載の試験方法。
- 前記メモリに書き込んだ書込データと、前記書込データに対応する前記メモリの出力を比較することを特徴とする請求項6乃至9のいずれか1項に記載の試験方法。
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