JP4390527B2 - アドレス生成回路、半導体集積回路 - Google Patents

Description

本発明は、メモリ・アクセスのためのアドレス生成に関し、特に、半導体集積回路のメモリ・テストに好適な、メモリ・アクセスのためのアドレス生成に関する。

半導体集積回路に搭載されるメモリは益々大容量化され、メモリを効果的にテストすることができるテスト方法の重要度が日々増大している。このように半導体集積回路のメモリをテストする方法として、テスタを使用してメモリを外部からテストする方法が知られている。しかし、測定をするために、メモリ端子を集積回路外部まで引き出す必要があるため、一般に高速でテストすることが困難となる。さらに、多ビットのメモリにおいては、テスト用に確保できる入出力端子の数が不足する可能性が高くなる。

このため、外部テスタによるテストの欠点を回避するテスト方法として、ＢＩＳＴ（Built in Self Test）法が知られている。ＢＩＳＴ法において、被テスト回路である半導体集積回路上に、テスト回路であるＢＩＳＴ回路が形成される。このように、テスト回路を半導体集積回路上に搭載することによって、テスト用の入出力端子が低減され、また、メモリを実使用条件と同等の高速動作状態でテストできるというメリットが生じる。

ＢＩＳＴ回路は、典型的には、半導体集積回路のメモリをテストするためのテスト・データを生成するテスト・データ生成部、メモリへのアクセス・アドレスを生成するアドレス発生部、メモリから読み取られるテスト・データの期待値データを生成する期待値データ生成部、あるいはメモリ・セルの良否判定を行う比較回路などを集積回路上に有している。典型的には、テスト・データ生成部によって生成されたテスト・データをアドレス生成部によるアドレスに従ってメモリの各セルに書き込む。その後、メモリからアドレスに従ってテスト・データを読み出し、期待値データ生成部によって生成された期待値データとメモリからの読み出しデータを比較部が比較することによって、各セルの良否を決定することができる。

ＢＩＳＴ回路の一つとして、アップカウンタで順次に増加する第１アドレスADDR1を発生させる一方、この第１アドレスADDR1を反転器で反転させて順次に減少する第２アドレスADDR2を発生させ、この第１及び第２アドレスADDR1、ADDR2のいずれか一つをアップダウン制御信号UPDNに応答して選択器で選択してメモリブロックのアドレスADDRとして出力する構成が提案されている（特許文献１を参照）。この構成を有することによって、チップ面積を小さくでき、かつ効率的にアドレスを発生できるアドレス発生器及びアドレス発生方法と、これを利用したメモリ自己テスト回路を提供することができる。

メモリ・テストの一つの態様として、カラム方向における連続アクセス及びロウ方向における連続アクセスによるメモリ・テスト方法が知られている。このテストによって、ロウ方向のデコーダとカラム方向のデコーダのそれぞれのテストを効果的に行うことができる。例えば、ロウ方向の連続アクセスによるテストにおいて、複数のロウから一つのロウが選択され、選択されたロウの全ビットのそれぞれについて、テスト・データの書き込みが行われる。さらに、他のロウについてもテスト・データの書き込みが行われる。

その後、同様に、テスト・データがロウ方向における連続アクセスによりメモリから順次読み出され、メモリ・セルの良否が判定される。カラム方向においても、同様な連続アクセスによってメモリ・テストが実行される。しかし、上記特許文献従来のＢＩＳＴ回路は、アドレスが順次増加もしくは順次減少するものであるため、上記のようなロウ方向及びカラム方向の連続アクセスによるメモリ・テストを実行することができない。

又、半導体集積回路上に複数のメモリが形成されている場合に、複数のメモリを同時にテストするＢＩＳＴ回路が知られている（特許文献２を参照）。例えば、半導体装置は、ロウ・カラム構成の異なるＲＡＭ（Ａ）、ＲＡＭ（Ｂ）、ＲＡＭ（Ｃ）に対して、同時にテストを行うテスト・パターン発生器などを含んでいる。テスト・パターン発生器は、ＲＡＭテスト・コントロール回路と、ライト・イネーブル発生回路、ロウ・アドレス発生回路、カラム・アドレス発生回路、およびデータ発生回路などから構成され、各ＲＡＭに対応したロウ・カラムアドレスの各信号線をそれぞれ接続し、ロウ・カラムアドレスを最小値から最大値まで順番に動かしてテスト・データを共通に供給することで、チェッカーボード・パターンによるデータリテンションテストを実現する。

この構成を有することによって、テスト対象のＲＡＭのロウ・カラム構成に応じてテスト・データ発生回路を設計し直す必要がなく、他製品への適用を容易に可能とすることができる半導体装置のテスト方法を提供することができる。しかし、カラム及びロウ方向におけるメモリ・アクセスのために、ロウ・アドレス発生回路、カラム・アドレス発生回路をそれぞれ備えているため、チップ上の占有面積が増加する。

特開平１１−４５５９７号公報 特開２００２−２２２６００号公報

本発明は以上のような事情を背景としてなされたものであって、本発明は、メモリのロウ及びカラム方向における連続アクセスを可能とするアドレス生成を効果的に行うことを一つの目的とする。本発明の他の目的は、メモリ・アクセスのためのアドレス生成回路の回路規模を低減することである。本発明の他の目的は、ロウ及びカラム方向における連続アクセスによるメモリ・テストを効果的に行うことである。本発明の他の目的は、ロウ及びカラム方向における連続アクセスを行うことができるＢＩＳＴ回路を効率的に構成することである。

本発明の第１の態様は、メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路であって、カウント・データを出力するカウンタと、前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行する。前記ロウ・アクセス・アドレスは、前記カラム・アクセス・アドレスの上位Ｎ（Ｎは１以上の整数）ビットと下位Ｎビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更したアドレスに相当する。これによって、メモリのロウ及びカラム方向における連続アクセスを可能とするアドレス生成を効果的に行うことができる。

前記データ変換部は、前記ロウ・アクセス・アドレスもしくは前記カラム・アクセス・アドレスの一方として、入力されたカウンタ・データを出力し、他方のアドレスとして、入力されたカウント・データの上位Ｎ（Ｎは１以上の整数）ビットと下位Ｎビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更したデータを出力するようにしても良い。これによって、効率的にアドレス生成を行うことができる。また、ビット並びを変更したアドレスによってアクセスされるロウもしくはカラムの数は、前記Ｎビットによって表される最大数であることが好ましい。これによって、回路を効率的に構成することができる。あるいは、前記カウント・データの全てのビットについて、前記カウント・データの中心に関して対称な位置にある各ビットを入れ替えることによって、ビット並びの変更を行っても良い。これによって、より多くのメモリに種類に対応した回路を構成することができる。

本発明の第２の態様は、メモリへのアクセスのために、アクセス・アドレスを生成するアドレス生成回路であって、カウント・データを出力するカウンタと、前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Ｎビット（Ｎは１以上の整数）を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Ｎビットを出力する下位ビット・セレクタ部と、備え、前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Ｎビットとして、入力カウント・データの上位Ｎビット、もしくは、下位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力し、前記下位ビット・セレクタは、前記アクセス・アドレスの下位Ｎビットとして、入力カウント・データの下位Ｎビット、もしくは、上位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力するものである。これによって、メモリのアクセスを可能とするアドレス生成を効果的に行うことができる。

前記上位ビット・セレクタ部は、アクセス・アドレスの上位Ｎビット・データの各対応ビットを出力するＮ個の上位ビット・セレクタを備え、前記下位ビット・セレクタ部は、アクセス・アドレスの下位Ｎビット・データの各対応ビットを出力するＮ個の下位ビット・セレクタを備え、前記上位ビット・セレクタのそれぞれには、入力カウンタ・データの上位Ｎビットの対応ビットと、前記入力されたカウント・データの下位Ｎビットのいずれか一つと、が入力され、前記下位ビット・セレクタのそれぞれには、入力カウンタ・データの下位Ｎビットの対応ビットと、前記入力されたカウント・データの上位Ｎビットのいずれか一つと、が入力されることが好ましい。これによって、効率的な回路構成によってアドレス生成を行うことができる。

さらに、カウント・データ及びアクセス・アドレスは２Ｎビット、もしくは、（２Ｎ＋１）ビットであり、前記上位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビットと対称な位置にある下位ビット・データが入力され、前記下位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビット対称な位置にある上位ビット・データが入力されることが好ましい。これによって、より多くのメモリに種類に対応した回路を構成することができる。

あるいは、前記カウント・データによって前記メモリのロウもしくはカラムの一方が連続アクセスされ、前記ビット並びを変更したデータによって他方が連続アクセスされ、前記他方の数は、前記Ｎビットで表される最大数であることが好ましい。これによって、効率的な回路構成によってアドレス生成を行うことができる。

本発明の第３の態様は、メモリと、前記メモリをテストするためのテスト回路と、を実装された半導体集積回路であって、前記テスト回路は、ロウ方向及びカラム方向におけるメモリへの連続アクセスのために、アクセス・アドレスを生成するアドレス生成回路を備え、前記アドレス生成回路は、カウント・データを出力するカウンタと、前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Ｎビット（Ｎは１以上の整数）を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Ｎビットを出力する下位ビット・セレクタ部と、備え、前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Ｎビットとして、入力カウント・データの上位Ｎビット、もしくは、下位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力し、前記下位ビット・セレクタは、前記アクセス・アドレスの下位Ｎビットとして、入力カウント・データの下位Ｎビット、もしくは、上位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力するものである。

本発明によれば、メモリのアクセスのためのアドレス生成を効果的に行うことができる。

以下に、本発明を適用された実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。

図１は本実施形態における半導体集積回路及びそのテスト回路を説明するブロック図である。図１において、１０１は被テスト回路としての半導体集積回路、１０２は半導体集積回路１０１のテストを行うロジック・テスタである。半導体集積回路１０１はメモリの一例であるＤＲＡＭ１０３を備えており、本例において、ＤＲＡＭのテストがロジック・テスタ１０２によって実行される。半導体集積回路１０１のチップ内には、テスト回路の一部として、メモリ１０３のテストを行うために内蔵された自己テスト回路であるＢＩＳＴ（Built-In Self Test）回路部１０４が形成されている。ＢＩＳＴ回路部１０４として、テスト回路がチップ内に形成されているため、高速テストを行うことができる。半導体集積回路１０１は、さらに、通常動作においてデータ処理を行うロジック回路部１０５と、メモリ１０３へ入力されるアドレス及びデータの選択を行うセレクタ１０６とを備えている。

セレクタ１０６はロジック・テスタ１０２から入力される制御信号に従って、ロジック回路部１０５及びＢＩＳＴ回路部１０４からの出力されるデータ（アドレス及びメモリ１０３への書き込みデータを含む）の一つを選択する。半導体集積回路１０１の通常動作モードにおいて、セレクタ１０６はロジック回路部１０５からの入力を選択し、メモリ１０３へのアクセスはロジック回路部１０５によって実行される。一方、メモリ１０３のテストを行うテスト・モードにおいては、セレクタ１０６はＢＩＳＴ回路１０４からの入力を選択し、メモリ１０３はＢＩＳＴ回路部１０４によって制御される。セレクタ１０６はロジック・テスタ１０２からのＢＩＳＴ＿ＭＯＤＥ信号によって制御され、その信号に従ってロジック回路部１０５もしくはＢＩＳＴ回路部１０４からの入力をメモリに対して選択的に出力する。

ＢＩＳＴ回路部１０４は、データ生成部１０７、アドレス生成部１０８、期待値データ生成部１０９、比較部１１０及び制御部１１１を有している。データ生成部１０７は、メモリ・テストのためにメモリ１０３へ記憶するテスト・データを生成する。アドレス生成部１０８は、メモリ１０３へテスト・データを書き込むアドレス及びメモリからテスト・データを読み出すアドレスを生成する。期待値データ生成部１０９は、メモリ１０３から読み出されるテスト・データの期待値データを生成する。比較部１１０は、メモリ１０３から読み出されたテスト・データと期待値データ生成部１０９によって生成された期待値データとを比較する。制御部１１１はロジック・テスタ１０２からの制御信号であるＣＯＮＴＲＯＬ信号に基づいてＢＩＳＴ回路部１０４を制御する。

ロジック・テスタ１０２は、メモリ・テストの開始を制御するＢＩＳＴ＿ＳＴＡＲＴ信号、セレクタ１０６をＢＩＳＴモードにセットするＢＩＳＴ＿ＭＯＤＥ信号及びメモリ・テストを制御するためのＣＯＮＴＲＯＬ信号を出力する。ＣＯＮＴＲＯＬ信号は、例えば、メモリ１０３へのリード／ライト・モードの制御や、アドレス生成部１０８によるアドレス生成方法の制御を行う制御信号を含む。この他、ロジック・テスタ１０２からはテスト・クロック（不図示）が入力される。半導体集積回路１０１は入力されたテスト・クロック信号と、内部のＰＬＬ回路（不図示）によってテスト・クロック信号と同期して生成される内部クロックに従って動作する。

メモリ１０３のテスト・モードにおいて、ＢＩＳＴ回路部１０４はロジック・テスタ１０２の制御に従ってテスト・ベクタを生成し、メモリ１０３を動作させる。メモリ１０３から読み出されたテスト・データとＢＩＳＴ回路部１０４が生成した期待値データとを比較することによって、メモリ１０３のテストを行うことができる。ＢＩＳＴ回路部１０４は期待値データとメモリ１０３からの読み出しデータの一致あるいは不一致を決定し、その結果をロジック・テスタ１０２にＰＡＳＳ／ＦＡＩＬ信号として出力する。

メモリ・テスト方法の一例及びそのテストにおける本例のテスト回路の動作を、図２を参照して説明する。ロジック・テスタ１０２から入力されるＢＩＳＴ＿ＳＴＡＲＴ信号がＨレベルになると、メモリ・テストが開始される（Ｓ２０１）。ロジック・テスタ１０２からのＣＯＮＴＲＯＬ信号に従って、ＢＩＳＴ回路部１０４の制御部１１１は、メモリ１０３へのテスト・データ書き込み処理を行うようにＢＩＳＴ回路部１０４を制御する。アドレス生成部１０８は、クロックに同期してアドレスを生成する（Ｓ２０２）。ＢＩＳＴ＿ＭＯＤＥ信号はＨレベル（ＢＩＳＴモード）にあり、セレクタ１０６はＢＩＳＴ回路部１０４からの入力を選択する。アドレス生成部１０８によって生成されたアドレスはセレクタ１０６によって選択されて、メモリ１０３のデコータ部（不図示）に入力される。デコータ部はアドレスに従ってメモリ１０３内のビットの選択を行う。

データ生成部１０７は、メモリ１０３に書き込むためのテスト・データを生成する（Ｓ２０３）。生成されたテスト・データはセレクタ１０６によって選択されてメモリ１０３へ出力され、アドレスによって指定されたビットに書き込まれる（Ｓ２０４）。アドレス生成部１０８は、メモリ・セルの全ビットへの書き込みを行うようにアドレスを生成する。アドレス生成部１０８のアドレス生成及びその内部構成については後に詳述される。上記のように、アドレス生成、テスト・データ生成及びメモリ１０３へのテスト・データ書き込み処理を繰り返し行うことによって、メモリ１０３の全ビットへ、テスト・データが書き込まれる。

メモリ・セルの全ビットへのテスト・データ書き込み処理が完了すると、メモリ１０３からの読み出し処理が開始される。ロジック・テスタ１０２からのＣＯＮＴＲＯＬ信号に従って、制御部１１１はメモリ１０３からのテスト・データ読み出し処理を行うようにＢＩＳＴ回路部１０４を制御する。アドレス生成部１０８はクロックに同期して読み出しアドレスを生成する（Ｓ２０５）。アドレス生成部１０８から出力されたアドレスはセレクタ１０６によって選択され、メモリ１０３に入力される。デコータは入力されたアドレスに従ってビットを選択して、テスト・データを読み出す（Ｓ２０６）。選択されたビットから読み出されたテスト・データは、ＢＩＳＴ回路部１０４の比較部１１０に入力される。

一方、期待値データ生成部１０９は、アドレス生成部１０８が生成したアドレスから読み出されるべきテスト・データの期待値データを生成し、比較部１１０に出力する（Ｓ２０７）。比較部１１０は入力された期待値データとメモリ１０３からの読み出しデータとを比較して、２つのデータが一致するか一致しないかを決定する（Ｓ２０８）。比較部１１０は、データの一致／不一致に応じて、テスト結果を示す信号であるＰＡＳＳ／ＦＡＩＬ信号をロジック・テスタ１０２に出力する（Ｓ２０９）。例えば、データが不一致の場合にＨレベルのパルス信号をロジック・テスタ１０２に出力する。以上の処理によって、メモリ・テストを実行し、メモリ・セルの不良を検出することができる。

図３は、本形態におけるアドレス生成部１０８の構成を示すブロック図である。アドレス生成部１０８は、カウンタ３０１と、カウンタからのカウント信号３０４を制御信号３０３に応じて変換するアドレス変換部３０２とを有している。アドレス生成部１０８は、メモリ１０３のカラム方向への連続アクセス及びロウ方向への連続アクセスを行うことができるように、ロウ方向でのアクセス・アドレスとカラム方向におけるアクセス・アドレスを連続生成することができる。カウンタ３０１は、出力値を１ずつインクリメントもしくはデクリメントする。カウンタ３０１は、出力値３０４のインクリメント及びデクリメントの双方、あるいは一方のみを行うように構成することができる。アドレス変換部３０２は連続的に増加もしくは減少するカウンタ３０１の出力データを変換し、メモリ１０３のロウ方向もしくはカラム方向に連続的に変化するアドレス３０５を生成する。カラム方向及びロウ方向に連続アクセスすることによって、カラム方向のデコーダ及びロウ方向のデコーダの高速動作について、メモリ・テストを効果的に行うことができる。

図４に示された具体例を参照して、アドレス生成部１０８によるアドレス生成の方法について説明する。図４は、本発明が適用可能なメモリ４００の一つの構成例を示している。図４において、メモリ４００は、８列のカラムと８行のロウから構成されている。各ビットに割り当てられたアドレスは、図４に示されたメモリ４００の最前ロウ４０１の左端から開始し、ロウ方向における右に向かって連続的に増加する。例えば、８のメモリ・セルから構成される最前ロウ４０１において、左端ビットにはアドレス０が割り当てられ、同一ロウにおいて右方向にアドレスが増加し、右端のビットにはアドレス７が割り当てられている。

さらに、メモリ４００において、前段ロウの右端のビットに割り当てられたアドレスの次のアドレスが、次の後段のロウの左端のビットに割り当てられている。例えば、最前ロウ４０１の右端のビットにはアドレス７が割り当てられており、次段ロウ４０２における左端ビットにはアドレス８が割り当てられている。上記の最前のロウ４０１と同様に、２行目のロウ４０２において、右方向に向かってアドレスが連続的に増加し、２行目のロウの右端のビットにはアドレス１５が割り当てられている。同様の規則に従って、メモリ４００の他のロウにおける各ビットに、順次、アドレスが割り当てられている。

アドレス生成部１０８は、上記のように、メモリのロウ方向及びカラム方向に連続アクセスするようにアドレスを生成することができる。つまり、連続アクセスにおいて、一のロウあるいはカラムにおいて、全てのビットを順次アクセスするアドレスを生成することができる。さらに、アドレス生成部１０８は、各ロウあるいは各カラムのそれぞれに順次アクセスするようにアドレスを生成することができる。従って、ロウ方向のメモリ・テストにおいて、順次選択された各ロウについて、そのロウ内の各ビットに順次アクセスすることができる。カラム方向のテストについても同様である。

例えば、ロウ方向のメモリ・テストにおいて、図４（ａ）に示すように、最前のロウ４０１へのアクセスのためにアドレス０−８を順次生成する。次に、２段目のロウ４０２の各ビットに連続アクセスを行い、順次、他のロウへアクセスを行う。あるいは、カラム方向のメモリ・テストにおいて、例えば、図４（ｂ）に示すように、左端カラム４０３への連続アクセスのために、アドレス０、８、１６、２４、３２、４０、４８、５６のそれぞれを生成する。これによって、左端カラム４０３の各ビットを連続アクセスすることができる。同様に、他の各カラムに順次アクセスが行われる。尚、一つのロウもしくはカラムにおける各アドレスの生成順序は、アドレスの大小関係とは必ずしも一致しない。

以上のように、ロウ方向のメモリ・テストにおいて、ロウ方向への連続アクセスによって、メモリの全ビットへのアクセスが行われる。同一のロウにおいては全てのビットが連続的にアクセスされるが、各ロウのアクセス順序は、必ずしもロウの配列順序とは一致しない。また、カラム方向のメモリ・テストにおいて、同様に、カラム方向への連続アクセスによって、メモリの全ビットへのアクセスが行われる。同一のカラムにおいては全てのビットが連続的にアクセスされるが、各カラムのアクセス順序は、必ずしもカラムの配列順序とは一致しない。

図５（ａ）は、本発明に係るアドレス生成部１０８におけるアドレス変換部３０２の回路構成の好ましい一例を示す回路図である。図５（ａ）において、図４に対応して、６ビット・データによって６４のアドレスを生成する例が示されている。アドレス変換部３０２は、カウンタ３０１からの入力データ３０４、もしくは入力データのビット並びを変更したデータの一方を選択的に出力する。これによって、メモリのカラム方向の連続アクセス、及び、ロウ方向の連続アクセスを行うことができる。図５（ａ）に示されるように、アドレス変換部３０２にはカウンタ３０１からの６ビット・データ３０４が入力され、アドレス変換部３０２は６ビット・データ３０５をメモリ１０３へのアクセス・アドレスとして出力する。アドレス変換部３０２は６つのセレクタ５０１−５０６、セレクタ５０１−５０６に接続される６ビット幅の入力ビット線５０７−５１２、及び、各セレクタ５０１−５０６から出力される６ビット幅の出力ビット線５１３−５１８を有している。例えば、セレクタ５０１−５０３からなるセレクタ部が上位３ビットを出力し、セレクタ５０４−５０６からなるセレクタ部が下位３ビットを出力する。各セレクタ５０１−５０６には、出力ビットのビット位置に対応する入力データの対応ビットが入力されている。各セレクタ５０１−５０６は、入力データの対応ビット、もしくは、それと異なるビットを選択的に出力する。

各入力ビット線５０７−５１２は２つに分岐され、それぞれ異なるセレクタ５０１−５０６に入力されている。具体的には、各入力ビット線５１３−５１８は、入力データ３０４の中心について対称なビットに対応するビット線と同一のセレクタ５０１−５０６に入力される。例えば、ＬＳＢに対応する入力ビット線５１２は、セレクタ５０１とセレクタ５０６に入力される。一方、ＬＳＢの対称なビットであるＭＳＢに対応する入力ビット線５０７は、同様に、セレクタ５０１とセレクタ５０６に入力される。ＬＳＢから２ビット目（第２ビット）とＭＳＢから２ビット目（ＬＳＢから５ビット目）のビットそれぞれに対応する入力ビット線５１１と入力ビット線５０８とは、セレクタ５０２とセレクタ５０５に入力されている。さらに、ＬＳＢから３ビット目とＭＳＢから３ビット目（ＬＳＢから４ビット目）のビットそれぞれに対応する入力ビット線５１０と入力ビット線５０９とは、セレクタ５０３とセレクタ５０４に入力されている。これによって、上位３ビットのデータと下位３ビットのデータが、一対一で入れ替えられる。

各セレクタ５０１−５０６は、制御部１１１から入力される制御信号３０３に応じて入力ビット線５０７−５１２の一方を選択する。これによって、アドレス変換部３０２は、カウンタ３０１からの入力データ３０４もしくは、入力データのビット並びを変更したデータを選択的に出力する。入力データ３０４を変換することなく出力する場合において、各セレクタ５０１−５０６は、それぞれ、入力ビット線５０７−５１２を選択する。一方、ビット並びを変更したデータを出力する場合において、各セレクタ５０１−５０６は、それぞれ、入力ビット線５１２、５１１、５１０、５０９、５０８、５０７を選択する。これによって、制御信号３０３に応じて、カウンタからの入力データ３０４を変換することなく、もしくは入力データ３０４のビット並びについてデータ中心を対称に上位ビットと下位ビットを入れ替えた変換データをアドレス３０５として出力することができる。

図５（ｂ）は、カウンタ３０１からの入力データと、ビット並びを変更されたデータとの関係を例示している。図５（ｂ）に示すように、変更されたデータのビット並びは、データ中心について対称な、入力データの各ビットを入れ替えることによって生成されている。具体的には、６ビット「１００１００」の入力データに対して、変換されたデータは「００１００１」である。ＬＳＢとＭＳＢ、ＬＳＢからの第２ビットと第５ビット、第３ビットと第４ビットのそれぞれが入れ替えられている。尚、上記回路構成は好ましい一つの態様であるが、テーブルなどを使用して同様のデータ変換を行うデータ変換部を構成してもよい。

図４を参照して、カウンタ３０１からの入力データが、０、１、２、３・・・と順次増加する例を説明する。制御信号３０３が０の場合、アドレス変換部３０２はカウンタ３０１からの入力データを変換することなく、そのデータを選択的に出力する。従って、カウンタ３０１からの入力データ３０４が、０、１、２、３・・・と順次増加する場合、出力データ３０５も同様に、０、１、２、３・・・と順次増加する。図４（ａ）に示すように、出力されたアドレスに従って、ロウ４０１において、ロウ方向におけるメモリ４００の連続アクセスを行うことができる。

一方、制御信号が１の場合、アドレス変換部３０２からの出力アドレス３０５は、カウンタ３０１からの入力データ３０４のビット並びを変更した変換データとなる。具体的には、０、１、２、３・・・と順次増加する入力データ３０４に対して、０、３２、１６、４８、８・・・と変化するアドレス３０５が出力される。図４（ｂ）に示すように、出力されるアドレスに従うことによって、カラム４０３において、カラム方向に連続的にメモリ・アクセスを行うことができる。

上記のように、アドレス生成部がロウ方向及びカラム方向への連続アクセスのアドレスを制御信号に従って生成することによって、メモリ・テスト、特に、デコーダの高速テストを効果的に行うことができる。アドレス生成部において、ロウ方向テスト及びカラム方向テストのための処理ブロックが与えられているため、テスト回路の回路規模を小さくすることができる。特に、一つのカウンタからの出力をセレクタによって選択することによってデータ変換を行うことにより、シンプルな回路構成によって、ロウ方向及びカラム方向の双方での連続アクセスを可能とするアドレス発生部を形成することができる。

尚、本発明は上記のようにＢＩＳＴ回路に適用することが好ましいが、チップと別に形成されるテスト回路に適用することが可能である。あるいは、本発明のアドレス発生部は、メモリ・テストのアドレス生成に特に好適であるが、通常動作におけるアドレス生成に利用することが可能である。上記においては、６ビット・アドレスを例として本発明を説明しているが、本発明は他のビット数のアドレス生成に適用することが可能である。

他のロウ・カラム構成を有するメモリを例として説明する。図６は、カラム数が４、ロウ数が１６の構成を有するメモリ６００を示している。図６に示されたメモリ６００の高速動作テストのために、アドレス変換部３０２を有するアドレス生成部１０８を使用することによって、図４のメモリと同様に、カラム方向のメモリ・テストあるいはロウ方向のメモリ・テストのそれぞれにおいて、メモリへ６００のカラム方向あるいはロウ方向への連続アクセスを行うことができる。具体的に説明する。

メモリ４００のテストと同様に、ロウ方向へのアクセスにおいて、図３のカウンタ３０１からの入力データ３０４が、０、１、２、３・・・と順次増加する例を説明する。制御信号３０３が０の場合、アドレス変換部３０２はカウンタ３０１からの入力データ３０４を変換することなく、そのデータを選択的に出力する。従って、カウンタからの入力データ３０４が、０、１、２、３、・・・と順次増加する場合、出力データ３０５も同様に、０、１、２、３、・・・と順次増加する。図６に示すように、出力されたアドレス３０５に従って、カラム方向においてメモリの連続アクセスを行うことができる。

一方、制御信号３０３
が１の場合、０、１、２、３、４・・・と順次増加する入力データ３０４に対して、アドレス変換部３０２は、０、３２、１６、４８、８・・・と変化するアドレス３０５を出力する。図６に示すように、出力されるアドレス３０５に従うことによって、カラム方向に連続的にメモリ・アクセスを行うことができる。各カラムのアクセス順序は、アドレス０が属するカラム６０１が第１に連続アクセスされ、その後、アドレス２が属するカラム６０３、アドレス１が属するカラム６０２、そしてアドレス３が属するカラム６０４と続く。

図７は、６ビット・アドレスを変換するアドレス変換部の他の好ましい例を示している。テスト対象であるメモリのカラム数が、図６に示されたように、４以下である場合、アドレス変換部を図７に示すように構成することができる。これによって、セレクタの数を低減することができる。具体的には、アドレス変換部７００は、カウンタ３０１からの入力データ３０４の上位及び下位の２ビットについて、一対一のビット入れ替えを行うことによって、メモリのカラム方向の連続アクセスのためのアドレスを生成する。例えば、カウンタ５０１、５０２からなるセレクタ部が、アドレスの上位２ビットを出力し、カウンタ５０５、５０６からなるセレクタ部が、下位２ビットを出力する。図５のアドレス変換部３０２と比較して、アドレス変換部７００においてはセレクタ５０３及び５０４が省略されており、入力データの中央部分における２ビット（第３、第４ビット）のそれぞれに対応する入力ビット線５０９と入力ビット線５１０とは、セレクタを介することなくアドレス変換部７００の出力に接続されている。その他の構成は、図５に示されたアドレス変換部３０２と同様である。

例えば、図６の４カラム構成のメモリ６００のカラム方向への連続アクセスにおいて、アドレスの下位２ビットによって、アクセスされるカラムが決定される。従って、上位及び下位の各２ビットを入れ替えることによって、カラム方向への連続アクセスが可能となる。変換されたデータの中央部分におけるビット配置は、アドレス変換部３０２とアドレス変換部７００との間において相違するため、同一カラム内の各ビットへのアクセス順序は、これらの間において異なるものとなる。

尚、２カラム構成のメモリのカラム方向への連続アクセスにおいて、アドレスの下位１ビットによってアクセス・カラムが決定される。従って、上位及び下位の各１ビットを入れ替えることによって、カラム方向への連続アクセスが可能となる。又、８カラム構成のメモリにおいては、上位及び下位の各３ビットを入れ替えることによって、カラム方向への連続アクセスが可能である。カラム数を最大数とするビット数（８カラムであれば３ビット）に相当する数のビットを、上位及び下位ビットについて入れ替えることによって、カラム方向への連続アクセスが可能となる。従って、カラム方向への連続アクセスのために、それ以外の中央部分のビットについてはビット入れ替えを行うことなくアドレス変換をすることができる。これによって、アドレス変換部のセレクタ数を低減することができる。

図８は、６ビット・アドレスを変換するアドレス変換部８００の他の好ましい例を示している。アドレス変換部７００とアドレス変換部８００との間において、セレクタへの入力ビット線の接続構成が異なっている。このため、上位ビットと下位ビットとの間で入れ替えられるビットが、アドレス変換部７００、８００の間で異なる。具体的には、入力ビット線５１１はセレクタ５０１に接続され、入力ビット線５１２がセレクタ５０２に接続されている。この他の点は、アドレス変換部７００と同様である。データに関しては、第１ビットが第５ビットに変更され、第２ビットが第６ビットに変更され、第５ビットが第２ビットに変更され、第６ビットが第１ビットに変更される。他のビットは同一位置にある。これによって、カラム方向のメモリ・テストにおいて、各カラムへのアクセス順序がアドレス変換部７００の例と異なるものとなる。

アドレス変換部７００においては、各カラムのアクセス順序は、アドレス０が属するカラム６０１が第１に連続アクセスされ、その後、アドレス２が属するカラム６０３、アドレス１が属するカラム６０２、そしてアドレス３が属するカラム６０４と続く。一方、本例のアドレス変換部８００においては、各カラムのアクセス順序は、アドレス０が属するカラム６０１が第１に連続アクセスされ、その後、アドレス１が属するカラム６０２、アドレス２が属するカラム６０３、そしてアドレス３が属するカラム６０４と続く。このように、カラムのアクセス順序は異なるものとなっても、同一カラムにおける全てのビットへの連続アクセス、及び全てのカラムへの順次アクセスが可能である。

尚、セレクタ５０５、５０６に入力される入力ビット線５０８と入力ビット線５０７とを入れ替えることも可能である。つまり、入力ビット線５０７がセレクタ５０５に接続され、入力ビット線５０８がセレクタ５０６に接続される。この他の点は、アドレス変換部８００と同様である。データについては、第１ビットと第５ビットが入れ替えられ、第２ビットと第６ビットが入れ替えられる。尚、アドレス変換部について、同様の変更を行うことも可能である。

図９は、本発明が適用された半導体集積回路の他の好ましい例を示すブロック図である。図９においては、半導体集積回路９００におけるＢＩＳＴ回路部９０１及びメモリ９０２、９０３のみが示されている。本例の半導体集積回路９００は複数のメモリ備えており、各メモリのメモリ・テストを一つのＢＩＳＴ回路部９０１によって処理することができる。これにより、ＢＩＳＴ回路を含むチップ面積の低減あるいはメモリ・テスト時間の短縮化を図ることができる。図９に示すように、半導体集積回路９００はメモリ（Ａ）９０２及びメモリ（Ｂ）９０３を有している。各メモリ９０２、９０３のロウ・カラム構成は、同一もしくは異なるものであることができる。例えば、半導体集積回路９００は、図４及び６に示したロウ・カラム構成のメモリをそれぞれ備えることができる。ＢＩＳＴ回路部９０１は、メモリ・テストにおけるアクセス・アドレスを生成するアドレス生成部９０４、メモリに書き込むデータを生成するデータ生成部９０５、メモリから読み出されるべき値である期待値データを生成する期待値データ生成部９０６、メモリから読み出されたデータと期待値データを比較する比較部９０７、ＢＩＳＴ回路部９０１を制御する制御部９０８を備えている。

ＢＩＳＴ回路部９０１によるメモリのテスト方法は、図１を参照して説明された半導体集積回路１０１と実質的に同様である。典型的には、アドレス生成部９０４によって生成されたアドレスに従って、データ生成部９０５によって生成されたテスト・データがメモリ９０２、９０３に順次記憶される。その後、アドレス生成部９０４によって生成されたアドレスに従ってメモリ９０２、９０３から順次読み出されたテスト・データと期待値データとを比較部９０７が比較し、比較結果に応じてＰＡＳＳ／ＦＡＩＬ信号をロジック・テスタ（不図示）に出力する。

本例においては、メモリ（Ａ）９０２及びメモリ（Ｂ）９０３のそれぞれについて異なるテスト・データの生成及び、期待値データとの比較を行うことができるように、データ生成部９０５、期待値データ生成部９０６及び比較部９０７のそれぞれが、メモリ（Ａ）９０１及びメモリ（Ｂ）９０２専用の処理ブロックを備えている。つまり、データ生成部９０５は、メモリ（Ａ）用データ生成部９０５ａとメモリ（Ｂ）用データ生成部９０５ｂを有している。期待値データ生成部９０６は、メモリ（Ａ）用期待値データ生成部９０６ａとメモリ（Ｂ）用期待値データ生成部９０６ｂを有している。比較部９０７は、メモリ（Ａ）用比較部９０７ａとメモリ（Ｂ）用比較部９０７ｂを有している。

アドレス生成部９０４は、メモリ（Ａ）９０２及びメモリ（Ｂ）９０３両方のメモリ・テストのためにアドレス生成を行う。メモリ（Ａ）９０２とメモリ（Ｂ）９０３のテストを同時に行う場合、アドレス生成部９０４によって発生されたアドレスに従って、メモリ（Ａ）９０２とメモリ（Ｂ）９０３の両方に同時にアクセスされる。一方のメモリのメモリ・セル数が多い場合、少ないメモリについては同一アドレスについて複数回アクセスする、あるいは、少ないメモリの全てのビットへアクセスされた時点で、そのメモリへのアクセスを終了するようにＢＩＳＴ回路部９０１を構成することができる。

本例のアドレス生成部９０４のために、上記説明されたアドレス生成部の態様の中から、メモリ（Ａ）９０２及びメモリ（Ｂ）９０３の構成に応じた、適切な構成を選択することができる。好ましくは、アドレス生成部９０４は、図５に示したように、制御信号に応じてカウンタからの入力データ、もしくは、入力データを変換した変換データを選択的に出力し、変換データの生成のために、入力データの中心について対称な各ビットを入れ替える処理を実行する。ビットの入れ替えは、カウンタからの入力データの全てのビットについて実行される。つまり、２Ｎ（Ｎは自然数）の偶数ビットの場合は、上位Ｎビットと下位Ｎビットの間において、入力データの中心について対称な各ビットを入れ替える。（２Ｎ+１）の奇数ビットの場合は、中心ビット以外の上位Ｎビットと下位Ｎビットの間において、入力データの中心について対称な各ビットを入れ替える。アドレス生成部９０４がこのようにアドレス変換することができることによって、被テスト・メモリの様々なロウ・カラム構成に対応することができる。これによって、メモリのロウ・カラム構成に応じて異なる構成のアドレス変換部の設計する必要性を低減することができる。特に、ロウ・カラム構成が異なる複数のメモリのメモリ・テストを実行するＢＩＳＴ回路部において、上記アドレス生成部の汎用性は効果的である。

本実施形態における、半導体集積回路及びテスト回路の概略構成を示すブロック図である。 本実施形態における、半導体集積回路のテスト方法を示すフローチャートである。 本実施形態における、ＢＩＳＴ回路におけるアドレス発生回路の概略構成を示すブロック図である。 本実施形態における、アドレス発生回路によって生成されたアドレスによってアクセスされるメモリの例を説明するための図である。 本実施形態における、アドレス発生回路におけるアドレス変換部の回路構成及びデータ変換を示す図である。 本実施形態における、アドレス発生回路によって生成されたアドレスによってアクセスされるメモリの他の例を説明するための図である。 本実施形態における、アドレス変換部の他の回路構成例を示す図である。 本実施形態における、アドレス変換部の他の回路構成例を示す図である。 本実施形態における、他の半導体集積回路及びテスト回路の概略構成を示すブロック図である。

符号の説明

１０１ 半導体集積回路、１０２ ロジック・テスタ、１０３ メモリ、
１０４ ＢＩＳＴ回路部、１０５ ロジック回路部、１０６ セレクタ、
１０７ データ生成部、１０８ アドレス生成部、１０９ 期待値データ生成部、
１１０ 比較部、１１１ 制御部、３０１ カウンタ、３０２ アドレス変換部、
３０３ 制御信号、３０４ カウント信号、５０１−５０６ セレクタ、
５０７−５１２ 入力ビット線、５１３−５１８ 出力ビット線、
９００ 半導体集積回路、９０１ ＢＩＳＴ回路部、９０２、９０３ メモリ、
９０４ アドレス生成部、９０５ データ生成部、９０６ 期待値データ生成部、
９０７ 比較部、９０８ 制御部

Claims (13)

1. メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路であって、
   カウント・データを出力するカウンタと、
   前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
   前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行し、
   前記ロウ・アクセス・アドレスは、前記カラム・アクセス・アドレスの上位Ｎ（Ｎは１以上の整数）ビットと下位Ｎビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更したアドレスに相当する、
   アドレス生成回路。
2. メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路であって、
   カウント・データを出力するカウンタと、
   前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
   前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行し、
   前記ロウ・アクセス・アドレスもしくは前記カラム・アクセス・アドレスの一方は、前記カウンタ・データに相当し、他方のアドレスは、前記カウント・データの上位Ｎ（Ｎは１以上の整数）ビットと下位Ｎビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更したアドレスに相当する、
   アドレス生成回路。
3. ビット並びを変更したアドレスによってアクセスされるロウもしくはカラムの数は、前記Ｎビットによって表される最大数である、請求項１または２に記載のアドレス生成回路。
4. メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路であって、
   カウント・データを出力するカウンタと、
   前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
   前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行し、
   前記ロウ・アクセス・アドレスもしくは前記カラム・アクセス・アドレスの一方は、前記カウンタ・データに相当し、他方のアドレスは、前記カウント・データの全てのビットについて、前記カウント・データの中心に関して対称な位置にある各ビットを入れ替えることによって、ビット並びの変更を行ったアドレスに相当する、
   アドレス生成回路。
5. メモリへのアクセスのために、アクセス・アドレスを生成するアドレス生成回路であって、
   カウント・データを出力するカウンタと、
   前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
   前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Ｎビット（Ｎは１以上の整数）を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Ｎビットを出力する下位ビット・セレクタ部と、備え、
   前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Ｎビットとして、入力カウント・データの上位Ｎビット、もしくは、下位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力し、
   前記下位ビット・セレクタは、前記アクセス・アドレスの下位Ｎビットとして、入力カウント・データの下位Ｎビット、もしくは、上位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力する、
   アドレス生成回路。
6. 前記上位ビット・セレクタ部は、アクセス・アドレスの上位Ｎビット・データの各対応ビットを出力するＮ個の上位ビット・セレクタを備え、
   前記下位ビット・セレクタ部は、アクセス・アドレスの下位Ｎビット・データの各対応ビットを出力するＮ個の下位ビット・セレクタを備え、
   前記上位ビット・セレクタのそれぞれには、入力カウンタ・データの上位Ｎビットの対応ビットと、前記入力されたカウント・データの下位Ｎビットのいずれか一つと、が入力され、
   前記下位ビット・セレクタのそれぞれには、入力カウンタ・データの下位Ｎビットの対応ビットと、前記入力されたカウント・データの上位Ｎビットのいずれか一つと、が入力される、
   請求項５に記載のアドレス生成回路。
7. カウント・データ及びアクセス・アドレスは２Ｎビット、もしくは、（２Ｎ＋１）ビットであり、
   前記上位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビットと対称な位置にある下位ビット・データが入力され、
   前記下位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビット対称な位置にある上位ビット・データが入力される、
   請求項６に記載のアドレス生成回路。
8. 前記カウント・データによって前記メモリのロウもしくはカラムの一方が連続アクセスされ、前記ビット並びを変更したデータによって他方が連続アクセスされ、前記他方の数は、前記Ｎビットで表される最大数である、請求項５に記載のアドレス生成回路。
9. 複数のビットで表される値をインクリメントまたはデクリメントしながら出力するカウンタと、
   前記カウンタが出力する値を表す複数のビットの内、最上位ビットから数えてＮ番目のビットまでに含まれる第１ビットグループと最下位ビットから数えてＮ番目のビットまでに含まれる第２ビットグループの間でビットを入れ替えてなる値を、カラムアドレスとロウアドレスとでアドレスが指定されるメモリのロウアドレスとして出力し、前記カウンタが出力する値を前記メモリに対するカラムアドレスとして出力するアドレス変換部と、
   を備えたアドレス生成回路。
10. 前記アドレス変換部は、前記第１ビットグループに含まれるビットの内の最上位ビットから数えてｎ番目のビットと、前記第２ビットグループに含まれるビットの内の最下位ビットから数えてｎ番目のビットと、を入れ替えてなる値を前記ロウアドレスとして出力することを特徴とする請求項９に記載のアドレス生成回路。
11. 前記アドレス変換部は、前記第１ビットグループに含まれるビットの全てと、前記第２ビットグループに含まれるビットの全てを入れ替えることを特徴とする請求項９または１０に記載のアドレス生成回路。
12. メモリと、前記メモリをテストするためのテスト回路と、を実装された半導体集積回路であって、
    前記テスト回路は、ロウ方向及びカラム方向におけるメモリへの連続アクセスのために、アクセス・アドレスを生成するアドレス生成回路を備え、
    前記アドレス生成回路は、
    カウント・データを出力するカウンタと、
    前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
    前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Ｎビット（Ｎは１以上の整数）を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Ｎビットを出力する下位ビット・セレクタ部と、備え、
    前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Ｎビットとして、入力カウント・データの上位Ｎビット、もしくは、下位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力し、
    前記下位ビット・セレクタは、前記アクセス・アドレスの下位Ｎビットとして、入力カウント・データの下位Ｎビット、もしくは、上位Ｎビットの各ビットから構成されるＮビット・データを、選択的に出力する、
    半導体集積回路。
13. 前記半導体集積回路は複数のメモリを備え、
    前記アドレス生成回路は、前記複数のメモリへのアクセスのためのアクセス・アドレスを生成する、請求項１２に記載の半導体集積回路。

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