KR100703638B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 중간 워드수 메모리를 갖는 반도체 장치에 있어서, 각종 최대 워드 행수에 대하여 공통으로 사용할 수 있는 범용적인 소면적 잉여 어드레스 검출 회로의 실현을 목적으로 한다.
2N과 2N-1 사이의 수 X를 행수 또는 열수로 하는 중간 워드수 메모리(12)와, 액세스하는 중간 워드수 메모리의 행 또는 열 위치를 나타내는 어드레스 신호를 디코드하는 어드레스 디코더(17)와, 어드레스 신호가 수 X보다 큰 잉여 어드레스를 선택한 것을 검출하는 잉여 어드레스 검출 회로(19)를 구비하는 반도체 장치에 있어서, 어드레스 디코더(17)는 복수의 그룹으로 분할된 어드레스 신호를 각각 디코드하는 복수의 프리 디코더(21)를 구비하고, 잉여 어드레스 검출 회로(19)는 복수의 프리 디코더(21)의 출력으로 수 X보다 큰 잉여 어드레스가 선택된 것을 검출하며, 잉여 어드레스 검출 회로의 입력 신호선의 라인수는 복수의 프리 디코더의 출력수보다 작다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 중간 워드수 메모리를 갖는 반도체 장치의 일례인 메모리를 갖는 시스템 IC의 구성도를 도시한 도면.
도 2는 중간 워드수 메모리의 구성예를 도시한 도면.
도 3은 본 발명의 제1 실시예의 중간 워드수 메모리의 구성예를 도시한 도면.
도 4는 어드레스 버퍼의 회로예를 도시한 도면.
도 5는 어드레스 버퍼와 로우 프리 디코더의 회로예를 도시한 도면.
도 6은 제1 실시예의 잉여 어드레스 검출 회로와 더미 메모리 셀의 구성을 도시한 도면.
도 7a는 제1 실시예에 있어서의 컨택트 패턴의 제1 예를 도시한 도면.
도 7b는 제1 실시예에 있어서의 컨택트 패턴의 제2 예를 도시한 도면.
도 8은 제1 실시예의 잉여 어드레스 검출 논리 회로와 더미 셀 드라이버의 부분 변형예를 도시한 도면.
도 9는 본 발명의 제2 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면.
도 10a는 제2 실시예에 있어서의 컨택트 패턴의 제1 예를 도시한 도면.
도 10b는 제2 실시예에 있어서의 컨택트 패턴의 제2 예를 도시한 도면.
도 11은 본 발명의 제3 실시예의 로우 프리 디코더를 도시한 도면.
도 12는 제3 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면.
도 13a는 제3 실시예에 있어서의 컨택트 패턴의 제1 예를 도시한 도면.
도 13b는 제3 실시예에 있어서의 컨택트 패턴의 제2 예를 도시한 도면.
도 14는 본 발명의 제4 실시예의 로우 프리 디코더를 도시한 도면.
도 15는 제4 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면.
도 16은 제4 실시예에 있어서의 컨택트 패턴의 예를 도시한 도면.
도 17은 본 발명의 제5 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면.
도 18은 제5 실시예에 있어서의 컨택트 패턴의 예를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 메모리 셀
12 : 더미 메모리 셀
13 : 컬럼 게이트
14 : 데이터 입출력 회로
15 : 로우 어드레스 버퍼
16 : 컬럼 어드레스 버퍼
17 : 로우 디코더
18 : 컬럼 디코더
19 : 잉여 어드레스 검출 회로
20 : 로우 프리 디코더
31 : 컨택트 어레이
32 : 잉여 어드레스 검출 논리 회로
33 : 더미 드라이버
본 발명은 N을 자연수로 했을 경우에, 2N과 2N-1 사이의 수 X를 행수 또는 열수로 하는 중간 워드수 메모리를 갖는 반도체 장치에 관한 것으로, 특히 이 사이의 수 X보다 큰 행 또는 열이 액세스되었을 경우에, 기억된 데이터로서 「고(H)」 또는 「저(L)」를 출력하는 중간 워드수 메모리를 갖는 반도체 장치에 관한 것이다.
최근, 특정 용도용으로 논리 회로와 메모리가 혼재된 반도체 장치가 널리 사용되게 되었다. 도 1은 이러한 논리 회로와 메모리가 혼재된 반도체 장치의 기본 구성을 도시한 블록도이다. 반도체 장치(1)는 논리 회로(2)와, 논리 회로(2)로부터 액세스하는 메모리(3)와, 입출력 회로(4)를 갖는다.
도 1과 같은 반도체 장치에서는, 미리 기본적인 회로 구성이 설계되어 있고, 용도에 따라 이들에 변경을 가하여 장치를 설계하고 있다. 용도에 따라 최대한 필요한 메모리의 용량이 결정되기 때문에, 그것에 맞추어 실제로 장비하는 메모리의 용량을 결정하고 있다. 이에 따라, 반도체 장치의 칩 면적이 줄어드는 동시에, 쓸 데없는 소비전력을 줄일 수 있다. 장비하는 메모리의 용량은 변경하지 않고서 최대한 필요한 메모리의 용량에 따라 동작시키는 메모리의 용량을 결정하는 경우도 있다. 이 경우, 칩 면적은 줄어들지 않지만, 쓸데없는 소비전력을 줄일 수 있다.
N 비트의 어드레스 신호로 액세스할 수 있는 어드레스 공간은 2N이며, 일반 메모리는 입력되는 어드레스 신호의 비트수 N에 따라 2N의 어드레스를 갖는다. 즉, 어드레스 신호로 표시되는 모든 어드레스에 대응하여 메모리의 어드레스가 존재한다. 상기와 같은 용도에 따라 메모리의 용량을 결정할 수 있는 반도체 장치에서는, 장비하는 메모리 또는 동작시키는 메모리의 어드레스 공간이 2N의 값에 일치하지 않게 되는 경우가 생긴다. 예컨대, 16 비트의 어드레스 신호를 입력할 수 있고, 기본 메모리가 64k인 어드레스 공간을 갖지만, 실제의 용도로 사용되는 것은 최대로도 36k의 어드레스 공간인 경우, 나머지 28k의 어드레스 공간에 해당하는 메모리를 장비하지 않도록 함으로써, 칩 면적을 줄이고 또 소비전력을 줄일 수 있다. 이러한 경우에, 중간 워드수 메모리가 된다.
그러나, 어드레스 신호는 16 비트이기 때문에, 삭제한 존재하지 않는 어드레스 공간을 액세스하는 어드레스 신호가 입력될 가능성이 있고, 중간 워드수 메모리에서는 그러한 어드레스 신호가 입력되었을 때에는 데이터로서 「H」 또는 「L」을 출력하도록 하고 있다. 물론, 도 1에 도시된 바와 같은 구성의 반도체 장치의 경우, 논리 회로(2)로부터의 메모리(3)에의 액세스에서는 장비하지 않거나 또는 동작하지 않는 어드레스 공간에의 액세스가 행해지지 않도록 하고 있지만, 「H」 또는 「L」이 출력되도록 함으로써, 오동작 등에 의해 그러한 어드레스 공간에의 액세스가 행해진 것을 발견할 수 있도록 하고 있다. 특히, 상기와 같은 반도체 장치의 제조 공정에 있어서의 동작 시험에서는, 비용 삭감을 위해 동일한 시험 프로그램으로 시험을 행한다. 그 경우, 메모리의 용량에 관계없이 어드레스 신호가 발생되어 인가되지만, 존재하지 않는 어드레스 공간으로 연속하여 액세스가 행해진 경우에 「H」 또는 「L」이 연속하여 출력되는 것을 확인함으로써 그러한 어드레스 공간으로 액세스한 것을 식별하고 있다. 그 때문에, 존재하지 않는 어드레스 공간이 액세스된 것을 검출하여 데이터로서 「H」 또는 「L」이 출력되도록 할 필요가 있다.
도 2는 중간 워드수 메모리의 구성예를 도시한 도면이다. 일반적으로 메모리 셀은 행과 열의 매트릭스 구조를 가지며, 중간 워드수 메모리는 행수와 열수 중 어느 한쪽 또는 양쪽이 2N과 2N-1 사이의 수 X를 행수 또는 열수로 하여도 좋지만, 행수를 사이의 값으로 하는 경우가 일반적이므로, 이하의 설명에서는, 행수가 2N과 2N-1 사이의 수 X인 경우를 예로서 설명을 행한다. 또한, 본 발명은 매트릭스 줄로 배열된 메모리 셀을 갖는 메모리라면 어떠한 메모리에도 적용할 수 있지만, 여기서는 SRAM을 예로서 설명을 행한다.
도 2의 중간 워드수 메모리는 행수가 2N과 2N-1 사이의 수 X인 메모리 셀(11)과, X보다 큰 행(잉여 어드레스)이 액세스되었을 때에 「H」 또는 「L」을 출력하는 더미 메모리 셀(12)과, 컬럼 게이트(13)와, 데이터 입출력 회로(14)와, 로우 어 드레스 버퍼(또는 로우 어드레스 레지스터: 15)와, 컬럼 어드레스 버퍼(또는 컬럼 어드레스 레지스터: 16)와, 로우 디코더(17)와, 컬럼 디코더(18)와, X보다 큰 행이 액세스된 것을 검출하는 더미 메모리 셀(12)을 동작시키는 잉여 어드레스 검출 회로(19)를 갖는다. 더미 메모리 셀(12)과 잉여 어드레스 검출 회로(19) 이외의 부분은 통상의 메모리와 동일하다.
잉여 어드레스 검출 회로(19)는 로우 어드레스 버퍼(15)로부터 출력되는 로우 어드레스 신호가 입력되는 논리 회로로서, 로우 어드레스 신호를 논리 연산하여 잉여 어드레스가 액세스된 것을 검출하여, 더미 메모리 셀(12)의 워드선을 활성화하는 더미 메모리 셀 활성화 신호를 출력한다. 더미 메모리 셀(12)은 통상의 메모리 셀과 동일한 구성을 가지며, 더미 메모리 셀 활성화 신호가 워드선에 인가된다. 또한, 기억하고 있는 값이 「H」 또는 「L」이 되도록, 메모리 셀(플립·플롭)의 노드가 「H」 또는 「L」에 접속되어 있다.
상기한 바와 같이, 미리 기본적인 회로 구성을 설계해 두고, 용도에 따라 이들에 변경을 가하여 반도체 장치를 설계함으로써, 설계 공정수 등을 삭감할 수 있다. 변경은 가능한 한 적은 것이 바람직하다. 그러나, 중간 워드수 메모리에서는 2N에서 2N-1 사이의 어떠한 수 X에도 최대 워드 행을 설정할 수 있고, 잉여 어드레스 검출 회로(19)는 설정된 최대 워드 행수 X보다 큰 어드레스(잉여 어드레스)에의 액세스를 검출할 수 있는 것이 요구된다. 그 때문에, 최대 워드 행수 X에 따라 각종 잉여 어드레스 검출 회로가 가능하고, 종래에는 설정된 최대 워드 행수에 따라 개 별로 설계되어 있으며, 여분의 설계 공정수를 필요로 하고 있었다.
한편, 잉여 어드레스 검출 회로에 허용되는 레이아웃 스페이스는 일반적으로 매우 한정되어 있고, 회로 규모는 가능한 한 작은 것이 요구된다. 그 때문에, 잉여 어드레스 검출 회로(19)에 로우 어드레스 신호를 전부 공급하는 것은 불가능하며, 이것도 각종 최대 워드 행수에 대하여 공통으로 사용할 수 있는 범용적인 잉여 어드레스 검출 회로의 실현을 방해해 온 요인이다.
본 발명은 이러한 문제를 해결하여 중간 워드수 메모리를 갖는 반도체 장치에 있어서, 각종 최대 워드 행수에 대하여 공통으로 사용할 수 있는 범용적인 잉여 어드레스 검출 회로를 작은 면적으로 실현하는 것을 목적으로 한다.
상기 목적을 실현하기 위해서, 잉여 어드레스 검출 회로는 디코더를 구성하는 복수의 프리 디코더의 출력으로 잉여 어드레스가 액세스된 것을 검출하여, 복수의 프리 디코더의 출력의 일부만을 잉여 어드레스 검출 회로에 공급한다.
즉, 본 발명의 반도체 장치는 N을 자연수로 했을 경우에, 2N과 2N-1 사이의 수 X를 행수 또는 열수로 하는 중간 워드수 메모리와, 액세스하는 중간 워드수 메모리의 행 또는 열 위치를 나타내는 어드레스 신호를 디코드하는 어드레스 디코더와, 어드레스 신호가 수 X보다 큰 잉여 어드레스를 선택한 것을 검출하는 잉여 어드레스 검출 회로를 구비하는 반도체 장치에 있어서, 어드레스 디코더는 복수의 그룹으로 분할된 어드레스 신호를 각각 디코드하는 복수의 프리 디코더와, 복수의 프리 디코더의 출력을 조합시켜 액세스하는 행 또는 열의 선택 신호를 생성하는 포스 트 디코더를 구비하고, 잉여 어드레스 검출 회로는 복수의 프리 디코더의 출력으로 수 X보다 큰 잉여 어드레스가 선택된 것을 검출하며, 잉여 어드레스 검출 회로의 입력 신호선의 라인수는 복수의 프리 디코더의 출력수보다 작은 것을 특징으로 한다.
메모리에서는, 어드레스 신호의 수가 많을 때에는 어드레스 디코더를, 복수의 그룹으로 분할된 어드레스 신호를 각각 디코드하는 복수의 프리 디코더와, 복수의 프리 디코더의 출력을 조합시켜 액세스하는 행 또는 열의 선택 신호를 생성하는 포스트 디코더로 구성하는 것이 일반적이다. 본 발명에서는 잉여 어드레스 검출 회로는 복수의 프리 디코더의 출력으로 잉여 어드레스가 선택된 것을 검출한다. 이에 따라, 각종 최대 워드 행수에 대하여 공통으로 사용할 수 있는 범용적인 잉여 어드레스 검출 회로가 실현된다. 더구나, 복수의 프리 디코더의 출력의 전부를 사용하지 않아도 잉여 어드레스가 선택된 것을 검출할 수 있다.
잉여 어드레스 검출 회로는 복수의 프리 디코더의 출력 중 잉여 어드레스가 선택된 것을 검출하는 데 사용하는 출력을 선택하는 선택 회로와, 선택 회로에서 선택된 복수의 프리 디코더의 출력으로부터 잉여 어드레스가 선택된 것을 검출하는 잉여 어드레스 검출 논리 회로를 구비한다. 잉여 어드레스 검출 논리 회로는 수 X에 관계없이 동일한 회로로서, 선택 회로에서의 복수 프리 디코더의 출력 선택만으로, 수 X에 따른 설정이 가능하다.
선택 회로에는, 복수의 프리 디코더의 출력 중 일부만이 공급되도록 할 수 있기 때문에, 배선이 감소하여 회로 규모를 줄일 수 있다.
선택 회로는 복수의 프리 디코더의 출력 신호선과 잉여 어드레스 검출 회로의 입력 신호선의 교차부와, 교차부에서의 신호선 사이의 접속 컨택트를 구비하고, 수 X에 따라 접속 컨택트의 패턴을 선택함으로써, 잉여 어드레스 검출 회로에 공급하는 복수의 프리 디코더의 출력을 선택할 수 있도록 한다.
도 3은 본 발명의 제1 실시예의 중간 워드수 메모리의 구성을 도시한 도면이다. 또, 제1 실시예 이외의 실시예도 도 3에 도시된 바와 같은 구성을 갖는다.
도 3에 도시된 바와 같이, 제1 실시예의 중간 워드수 메모리는 도 2의 종래예와 유사한 구성을 가지며, 잉여 어드레스 검출 회로(19) 부분만이 다르다. 로우 디코더(17)는 로우 프리 디코더(21)와, 로우 포스트 디코더(22)와, 워드선 드라이버(23)로 구성되어 있지만, 이것은 도 2에는 도시하지 않지만, 종래예에서도 동일하다. 종래예와 다른 것은 잉여 어드레스 검출 회로(19) 부분이며, 잉여 어드레스 검출 회로(19)에는 로우 프리 디코더(21)의 출력이 공급된다. 또한, 잉여 어드레스 검출 회로(19)는 컨택트 어레이(31)와, 잉여 어드레스 검출 논리 회로(32)와, 더미 드라이버(33)로 구성된다. 컨택트 어레이(31)는 로우 프리 디코더(21)의 출력 중 잉여 어드레스 검출 논리 회로(32)에 공급하는 출력을 선택하는 부분이며, 최대 워드 행수에 따라 선택하는 신호를 변경한다. 잉여 어드레스 검출 논리 회로(32)는 최대 워드 행수에 관계없이 동일한 회로이다. 이하, 잉여 어드레스 검출에 관계하는 부분에 대해서 설명한다.
도 4는 어드레스 버퍼의 회로예를 도시한 도면이고, 로우 어드레스 버퍼(15) 및 컬럼 어드레스 버퍼(16)에는 이러한 회로가 어드레스 신호의 수만큼 설치되어 있다. 이 어드레스 버퍼 회로는 클록 신호 CK와 /CK에 따라 어드레스 신호 A를 래치하고, 상보 신호 A와 /A를 출력하는 회로이다. 이 어드레스 버퍼 회로는 널리 사용되고 있기 때문에, 여기서는 설명을 생략한다.
도 5는 로우 어드레스 버퍼(15)와 로우 프리 디코더(21)의 회로예를 도시하는 도면이다. 제1 실시예에서는 로우 어드레스 신호가 6 비트이고, 로우 어드레스 버퍼(15)는 도 4에 도시된 6개의 어드레스 버퍼(15-0∼15-5)를 갖는다. 로우 프리 디코더(21)는 하측 3 비트의 어드레스 버퍼(15-0∼15-2)의 출력을 디코드하는 하측 프리 디코더(21A)와, 상측 3 비트의 어드레스 버퍼(15-3∼15-5)의 출력을 디코드하는 상측 프리 디코더(21B)를 갖는다. 하측 프리 디코더(21A)는 어드레스 버퍼(15-0∼15-2)의 출력을 디코드하여 8개의 디코드 신호 a0∼a7을 출력하고, 상측 프리 디코더(21B)는 어드레스 버퍼(15-3∼15-5)의 출력을 디코드하여 8개의 디코드 신호 b0∼b7을 출력한다. 로우 포스트 디코더(22)는 디코드 신호 a0∼a7 및 b0∼b7로부터 메모리 셀(11)의 각 워드선을 액세스하는 신호를 생성한다. 예컨대, a0과 b0의 논리곱을 산출하는 회로(AND 회로 또는 NAND 회로)를 설치하여, 그 출력을 워드선 드라이버(23)의 0행째의 워드선을 구동하는 부분에 인가한다. 마찬가지로, a1과 b1의 논리곱을 산출하는 회로를 설치하여, 그 출력을 워드선 드라이버(23)의 1행째의 워드선을 구동하는 부분에 인가한다.
도 6은 제1 실시예의 잉여 어드레스 검출 회로(19)와 더미 메모리 셀(12)의 구성을 도시하는 회로도이다. 컨택트 어레이(31)는 디코드 신호 a0∼a7과 잉여 어드레스 검출 논리 회로(32)의 입력 신호 c0∼c7의 신호선이 교차하여, 접속하는 신 호선을 선택하는 제1 컨택트 어레이(31A)와, 디코드 신호 b0∼b7과 잉여 어드레스 검출 논리 회로(32)의 입력 신호 d0, e0∼c2의 신호선이 교차하여, 접속하는 신호선을 선택하는 제2 컨택트 어레이(31B)를 갖는다. 제1 컨택트 어레이(31A)와 제2 컨택트 어레이(31B)에서는 마스크 패턴의 설계에 의해 제조 공정에 있어서 서로 접속하는 신호선을 선택할 수 있다. 또, 도시하지 않지만, 어느 쪽의 디코드 신호 a0∼a7 및 b0∼b7에도 접속되지 않는 입력 신호 c0∼c7 및 d0, e0∼c2의 신호선은 「L」 레벨에 접속하는 것이 가능하다.
잉여 어드레스 검출 논리 회로(32)는 신호 c0∼c7을 입력으로 하는 OR 게이트(41)와, 신호 d0와 OR 게이트(41)의 출력을 입력으로 하는 AND 게이트(42)와, 신호 e0∼c2와 AND 게이트(42)의 출력을 입력으로 하는 OR 게이트(43)로 구성된다. OR 게이트(43)의 출력은, 잉여 어드레스가 액세스되면 「H」가 되고, 그 이외의 어드레스(메모리 셀(11)의 워드 행)가 액세스되면 「L」이 된다.
더미 드라이버(33)는 워드선 드라이버 중 하나의 드라이버 회로와 같은 구성을 갖는다. OR 게이트(43)의 출력이 N 채널 트랜지스터의 게이트에 인가되어, OR 게이트(43)의 출력이 「H」가 되고 또 로우 클록 신호 ROWCK가 「H」가 되면 최종단의 인버터의 출력이 「H」가 된다. 이 출력은 더미 메모리 셀(12)의 워드선에 인가되고, 더미 메모리 셀(12)의 값을 비트선 쌍(BL, /BL)에 출력한다. 더미 메모리 셀(12)은 통상의 SRAM과 같은 메모리 셀 구성(플립·플롭)을 갖지만, 메모리 셀의 한쪽 노드가 「H」로, 다른쪽 노드가 「L」로 고정되어 있고, 비트선 쌍(BL, /BL)에는 항상 「L」과 「H」가 각각 출력된다.
도 6의 잉여 어드레스 검출 회로(19)에서는, 최대 워드 행수에 따라 제1 컨택트 어레이(31A)와 제2 컨택트 어레이(31B)에서의 접속을 선택함으로써, 어떠한 최대 워드 행수에 대해서도 잉여 어드레스가 액세스된 것을 검출할 수 있다.
도 7a와 도 7b는 최대 워드 행수가 3∼63인 경우에 있어서의 제1 컨택트 어레이(31A)와 제2 컨택트 어레이(31B)에서의 접속(컨택트 패턴)을 나타낸 표이다. 또, 공백 부분은 신호 c0∼c7 및 d0, e0∼c2가 「L」레벨에 접속되는 것을 나타낸다.
도 7a에 있어서, 최대 워드행이 4, 8, 16인 경우는 사선으로 도시되어 있지만, 이것은 이러한 최대 워드행은 N을 자연수로 했을 경우의 2N이며, 입력되는 어드레스 신호 자체를 제한하기 위해 잉여 어드레스 검출 회로 자체를 필요로 하지 않으므로, 제외했기 때문이다. 이것은, 최대 워드행이 1, 2, 32인 경우도 마찬가지이다.
예컨대, 최대 워드행이 28인 경우에는, c4∼c7 및 d0은 각각 a4∼a7 및 b3에 접속하고, c0∼c3 및 e0∼e2는 「L」 레벨에 접속한다. 이에 따라, 29행으로부터 64행의 워드선이 액세스되면, OR 게이트(43)의 출력이 「H」가 되며, 더미 메모리 셀(12)이 액세스된다. 마찬가지로, 예컨대, 최대 워드행이 54인 경우에는, c6, c7, d0 및 e0은 각각 a6, a7, b0 및 b7에 접속하고, c0∼c5 및 e1, e2는 「L」 레벨에 접속한다. 이에 따라, 55행으로부터 64행의 워드선이 액세스되면, OR 게이트(43)의 출력이 「H」가 되며, 더미 메모리 셀(12)이 액세스된다.
제1 실시예에서는, 잉여 어드레스 검출 논리 회로(32)에서 잉여 어드레스가 액세스되었는지 판정한 후에, 그 판정 결과인 잉여 어드레스 검출 논리 회로(32)의 출력을 더미 드라이버(33)에 설치한 하나의 N 채널 트랜지스터의 게이트에 인가하였다. 그러나, 로우 포스트 디코더(22)와 워드선 드라이버(23)는 일부가 중복하여, 워드선 드라이버(23)에 로우 포스트 디코더(22)의 논리 연산 기능의 일부를 설치하는 것이 일반적이고, 제1 실시예에서도 그와 같은 구성이 가능하다.
도 8은 제1 실시예에 있어서, 잉여 어드레스 검출 논리 회로(32)의 논리 연산 기능의 일부를 더미 드라이버(33)에 설치한 변형예를 도시한 도면이다. 도시된 바와 같이, N 채널 트랜지스터(45)에 병렬로, 직렬로 접속한 2개의 N 채널 트랜지스터(46, 47)를 설치한다. N 채널 트랜지스터(46)의 게이트에는 신호 d0이 인가되고, N 채널 트랜지스터(47)의 게이트에는 OR 게이트(41)의 출력이 인가된다. N 채널 트랜지스터(46, 47)는 직렬로 접속되어 있기 때문에, AND 게이트(42)와 동일한 논리 연산이 행해진다. 2개의 직렬로 접속된 N 채널 트랜지스터(46, 47)는 N 채널 트랜지스터(45)에 병렬로 접속되어 있기 때문에, OR 게이트(44)의 출력과 OR 게이트를 구성한다. 즉, 도 6의 회로와 동등한 논리 회로가 구성된다. 이하에 설명하는 실시예에서도, 이러한 변형예가 가능하지만, 간단하게 하기 위해 잉여 어드레스 검출 논리 회로에서 모든 논리 연산이 행해지는 예만을 나타낸다.
제1 실시예에서는, 로우 프리 디코더의 16의 출력 중, a0∼a7과 b1∼b7의 15개의 출력이 컨택트 어레이(31)에 공급되고, 잉여 어드레스 검출 논리 회로(32)의 신호선은 12라인이었다. 회로 규모를 작게 하기 위해서는, 컨택트 어레이(31)에 공급하는 로우 프리 디코더의 16의 출력수 및 잉여 어드레스 검출 논리 회로(32)의 신호선의 라인수를 삭감하는 것이 중요하다. 제2 실시예는 이들을 삭감한 예이다.
도 9는 제2 실시예에 있어서의 잉여 어드레스 검출 논리 회로를 도시한 도면이다. 다른 부분은 제1 실시예와 유사한 구성을 갖는다. 도 10a와 도 10b는 제2 실시예의 컨택트 어레이에 있어서의 컨택트 패턴을 나타낸 표이다. 도시된 바와 같이, 잉여 어드레스 검출 논리 회로의 신호선의 라인수는 11 라인이며, 제1 실시예에 비하여 1 라인 삭감되어 있다. 또한, 도 10a와 도 10b에 도시된 바와 같이, 로우 프리 디코더의 16의 출력 중 컨택트 어레이에 공급되는 것은 a1∼a7과 b1∼b7의 14개의 출력이며, 제1 실시예에 비하여 1개 삭감된다.
도 11은 제3 실시예에 있어서의 로우 프리 디코더의 구성을 도시한 도면이다. 제1 실시예에서는, 로우 프리 디코더는 로우 어드레스 신호 A0∼A2를 디코드하는 하측 프리 디코더(21A)와, 로우 어드레스 신호 A3∼A5를 디코드하는 상측 프리 디코더(21B)로 구성되어 있지만, 제3 실시예에서는, 로우 어드레스 신호 A0과 A1을 디코드하는 제1 하측 프리 디코더(21A-1)와, 로우 어드레스 신호 A2를 디코드하는 제2 하측 프리 디코더(21A-2)와, 로우 어드레스 신호 A3∼A5를 디코드하는 상측 프리 디코더(21B)로 구성한다. 따라서, 제1 하측 프리 디코더(21A-1)는 디코드 신호 a0∼a3을, 제2 하측 프리 디코더(21A-2)는 디코드 신호 z0과 z1을, 상측 프리 디코더(21B)는 디코드 신호 b0∼b7을 각각 출력한다.
도 12는 제3 실시예에 있어서의 잉여 어드레스 검출 논리 회로를 도시한 도면이다. 다른 부분은 제1 실시예와 유사한 구성을 갖는다. 또한, 도 13a와 도 13b는 제3 실시예의 컨택트 어레이에 있어서의 컨택트 패턴을 나타내는 표이다. 도시된 바와 같이, 잉여 어드레스 검출 논리 회로의 신호선의 라인수는 9 라인이며, 제1 실시예에 비하여 3 라인 삭감되어 있다. 또한, 도 13a와 도 13b에 도시된 바와 같이, 로우 프리 디코더의 출력 중 컨택트 어레이에 공급되는 것은 a0∼a3, z0, z1 및 b1∼b7의 13개의 출력이며, 제1 실시예에 비하여 2 라인 삭감된다.
이상과 같이, 제2 및 제3 실시예에서는, 제1 실시예에 비하여 잉여 어드레스 검출 논리 회로의 신호선의 라인수 및 컨택트 어레이에 공급되는 디코드 신호의 갯수가 삭감되기 때문에, 잉여 어드레스 검출 회로의 회로 규모를 줄일 수 있다.
제1에서 제3 실시예에서는, 로우 어드레스가 6 비트인 예를 설명하였지만, 다른 비트수의 경우에 본 발명을 적용한 예를 설명한다. 제4 실시예의 중간 워드수 메모리는 로우 프리 디코더와 잉여 어드레스 검출 논리 회로를 제외하면, 제1 실시예와 유사한 구성을 갖는다.
도 14는 본 발명의 제4 실시예에 있어서의 로우 프리 디코더의 구성을 도시한 도면이다. 도시된 바와 같이, 제4 실시예는 로우 어드레스가 4 비트이며, 하측 로우 프리 디코더(91A)가 로우 어드레스 신호 A0와 A1을, 상측 로우 프리 디코더(91B)가 로우 어드레스 신호 A2와 A3을 각각 디코드하여 디코드 신호 a0∼a3 및 b0∼b3을 출력한다.
도 15는 제4 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면이다. 또한, 도 16은 제4 실시예의 컨택트 어레이에 있어서의 컨택트 패턴을 나타낸 표이다. 제4 실시예에서는, 최대 워드행이 1행에서 8행과 같은 소용량으로의 사용을 상정하고 있지 않으며, 최대 워드행은 항상 9행째보다 큰 것으로 한다.
도시된 바와 같이, 잉여 어드레스 검출 논리 회로의 신호선의 라인수는 5 라인이며, 로우 프리 디코더의 출력 중 컨택트 어레이에 공급되는 것은 a1∼a3, b2 및 b3의 5개의 출력이다.
도 17은 본 발명의 제5 실시예의 잉여 어드레스 검출 논리 회로를 도시한 도면이다. 또한, 도 18은 제5 실시예의 컨택트 어레이에 있어서의 컨택트 패턴을 나타낸 표이다. 제5 실시예는 제4 실시예와 같이, 로우 어드레스가 4 비트이며, 프리 디코더도 14에 도시된 제4 실시예와 동일한 구성을 갖는다. 또한, 제5 실시예에서도, 최대 워드행은 9행째보다 큰 것으로 한다.
도시된 바와 같이, 잉여 어드레스 검출 논리 회로의 신호선의 라인수는 5 라인이지만, NAND 게이트(66)의 한쪽 입력은 c0과 c1의 반전 신호 중 어느 하나가 입력되도록 되어 있고, 그 선택을 위한 컨택트 f가 설치되어 있다. 컨택트 패턴에서는, 이 컨택트 f를 포함해서 설정을 행한다. 로우 프리 디코더의 출력 중 컨택트 어레이에 공급되는 것은 a0, a2, a3, b2 및 b3의 5개의 출력이다.
이상, 본 발명의 제1에서 제5 실시예를 설명하였지만, 본 발명은 로우 어드레스의 갯수가 다른 수인 경우에도 당연히 적용할 수 있고, 그것에 따라 각종 변형예가 가능하다. 또한, 로우 프리 디코더 및 잉여 어드레스 검출 논리 회로에 대해서도 각종 변형예가 가능하며, 그것에 따라 컨택트 패턴도 변화된다.
이상 설명한 바와 같이, 본 발명에 따르면, 중간 워드수 메모리를 갖는 반도체 장치에 있어서, 잉여 어드레스 검출 회로는 레이아웃 면적이 작아서 각종 최대 워드 행수에 대하여 공통으로 사용할 수 있기 때문에, 사양에 따른 중간 워드수의 메모리 용량에 따른 설계 공정수를 줄일 수 있고, 비용 및 리드 타임을 삭감할 수 있다.

Claims (4)

  1. N을 자연수로 했을 경우에, 2N과 2N-1 사이의 수 X를 행수 또는 열수로 하는 중간 워드수 메모리와, 액세스하는 상기 중간 워드수 메모리의 행 또는 열 위치를 나타내는 어드레스 신호를 디코드하는 어드레스 디코더와, 상기 어드레스 신호가 상기 수 X보다 큰 잉여 어드레스를 선택한 것을 검출하는 잉여 어드레스 검출 회로를 구비하는 반도체 장치에 있어서,
    상기 어드레스 디코더는 복수의 그룹으로 분할된 상기 어드레스 신호를 각각 디코드하는 복수의 프리 디코더; 및
    상기 복수의 프리 디코더의 출력을 조합시켜 액세스하는 행 또는 열의 선택 신호를 생성하는 포스트 디코더를 포함하고,
    상기 잉여 어드레스 검출 회로는 상기 복수의 프리 디코더의 출력으로 상기 수 X보다 큰 잉여 어드레스를 선택한 것을 검출하며,
    상기 잉여 어드레스 검출 회로의 입력 신호선의 라인수는 상기 복수의 프리 디코더의 출력수보다 작은 것인 반도체 장치.
  2. 제 1항에 있어서,
    상기 잉여 어드레스 검출 회로는,
    상기 복수의 프리 디코더의 출력 중 상기 잉여 어드레스가 선택된 것을 검출하는 데 사용하는 출력을 선택하는 선택 회로; 및
    상기 선택 회로에서 선택된 상기 복수의 프리 디코더의 출력으로부터 상기 잉여 어드레스가 선택된 것을 검출하는 잉여 어드레스 검출 논리 회로를 포함하고,
    상기 잉여 어드레스 검출 논리 회로는 상기 수 X에 관계없이 동일한 회로로서, 상기 선택 회로에서의 상기 복수의 프리 디코더의 출력의 선택만으로 상기 수 X에 따른 설정이 가능한 것인 반도체 장치.
  3. 제 2항에 있어서,
    상기 복수의 프리 디코더의 출력 중 일부만이 상기 선택 회로에 공급되는 것인 반도체 장치.
  4. 제 2항에 있어서,
    상기 선택 회로는,
    상기 복수의 프리 디코더의 출력 신호선과 상기 잉여 어드레스 검출 회로의 입력 신호선의 교차부; 및
    상기 교차부에서의 신호선간의 접속 컨택트를 포함하고,
    상기 수 X에 따라 상기 접속 컨택트의 패턴을 선택하는 것인 반도체 장치.
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