KR19980044104A - 반도체 메모리장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 외부로부터 n 비트 로우 어드레스를 입력하며, 2n개의 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 정상 메모리 셀 어레이; 각각 상기 정상 메모리 셀 중에서 제조 공정상 결함이 발생한 메모리 셀에 대응되는 n 비트 결함 로우 어드레스에 따라 코딩되어, 외부에서 인가되는 로우 어드레스가 코딩되어 있는 결함 어드레스와 일치하는 경우에 액티브되는 신호를 출력하는 다수의 n 비트 어드레스 퓨즈부들을 포함하여 구성되는 로우 리던던시 퓨즈 디코더; 및 각각 상기 n 비트 어드레스 퓨즈부의 출력에 따라 구동되는 리던던트 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 리던던트 메모리 셀 어레이를 구비한다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리던던트 메모리 셀 어레이를 가지는 반도체 메모리 장치에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블럭도이다. 도 1에서, 로우 어드레스 버퍼(101)는 로우 어드레스 스트로브 버퍼(110)에서 출력되는 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 반도체 메모리 장치의 외부로부터 인가되는 n 비트의 로우 어드레스(RA)를 입력하고 버퍼링하여 출력한다. 로우 어드레스 스트로브 버퍼(110)는 시스템 클럭에 동기하여 반도체 메모리 장치의 외부로부터 인가되는 로우 어드레스 스트로브 신호(RASB)를 입력하고 버퍼링하여 출력한다. 제어 신호 발생부(109)는 로우 어드레스 스트로브 버퍼(110)의 출력이 액티브되는 시점으로부터 소정 기간 지연되어 액티브되는 제어 신호(RASBD)를 출력한다.
정상 메모리 셀 어레이(106)는 다수의 메모리 셀들이 매트릭스적으로 배열되어 구성되어 있으며, 각 메모리 셀은 하나의 정상 워드 라인과 하나의 비트 라인에 의하여 지정될 수 있다. 로우 어드레스(RA)가 n 비트로 구성되는 경우에, 정상 메모리 셀 어레이(106)에 포함되며 상호 독립적으로 구동되는 정상 워드 라인들의 수는 2n보다 작아야 한다. n 비트의 로우 어드레스(RA)에 의하여 정상 메모리 셀 어레이(106)에 포함되는 정상 워드 라인들중 하나가 선택적으로 액티브된다.
이와 같이 다수의 정상 워드 라인들중 하나를 선택하기 위하여는 로우 어드레스 디코딩이 수행되어야 한다. 정상 메모리 셀 어레이(106)에 관련된 로우 어드레스 디코딩은 로우 프리디코더(102) 및 로우 디코더(105)에 의하여 이루어진다. 여기서, n 비트의 로우 어드레스 버퍼(101)의 출력중 n-k 비트는 로우 프리디코더(102)로 인가되고, 나머지 k 비트는 로우 디코더(105)로 인가된다. 로우 프리디코더(102)는 n-k 비트의 로우 어드레스를 디코딩하여 출력한다. 로우 프리디코더(102)의 출력(PRA)은 2(n-k)개의 신호로 구성된다. 로우 프리디코더(102)의 출력(PRA)과 k 비트의 로우 어드레스(RA)는 로우 디코더(105)로 인가된다. 로우 디코더(105)는 k 비트에 대한 디코딩을 수행하는 2(n-k)개의 k 비트 디코더들과 2(n-k)개의 정상 워드 라인 제어 구동부들이 포함된다. 2(n-k)개의 k 비트 디코더들은 각각 대응되는 로우 프리디코더(102)의 출력(PRA)에 따라 인에이블된다. 그리하여, 로우 프리디코더(102)와 로우 디코더(105)에 포함된 k 비트 디코더들에 의하여 로우 어드레스에 대한 디코딩이 수행되는 것이다. 로우 디코더(105)에 포함되는 정상 워드 라인 제어 구동부들은 각각 로우 디코더 디스에이블 신호 발생부(103)의 출력(PRRE) 및 제어 신호(RASBD)에 따라 인에이블/디스에이블이 제어되며, 인에이블시 해당되는 k 비트 디코더들의 출력에 따라 그에 속한 다수의 정상 워드 라인들중 어느 하나를 액티베이션시키는 신호를 출력한다.
리던던트 메모리 셀 어레이(108)는 리페어 단계에서 정상 메모리 셀 어레이(106)중 결함이 발생한 메모리 셀을 대치하기 위한 것으로, 다수의 메모리 셀들을 포함한다. 리던던트 메모리 셀 어레이(108)에 포함된 메모리 셀들은 각각 하나의 리던던트 워드 라인 및 비트 라인에 의하여 지정된다. 리던던트 메모리 셀 어레이(108)의 크기는 제조 공정상 불량이 발생한 확률을 고려하여 설계 단계에서 정하도록 한다. 각 리던던트 워드 라인을 구동하기 위한 로우 어드레스는 설계 단계에서 지정되는 것이 아니라, 리페어 단계에서 지정된다. 리던던트 메모리 셀 어레이(108)에 대한 로우 어드레스 디코딩은 로우 리던던시 퓨즈 디코더(104) 및 로우 리던던트 디코더(107)에 의하여 수행된다. 로우 어드레스 버퍼(101)에서 출력되는 n 비트의 로우 어드레스(RA)중 m 비트는 로우 리던던시 퓨즈 디코더(104)로 인가되고, n-m 비트는 로우 리던던트 디코더(107)로 인가된다. 도 2를 참조하면, 로우 리던던시 퓨즈 디코더(104)는 다수의 m 비트 어드레스 퓨즈부들(121, 122, 123)로 구성되며, m 비트 어드레스 퓨즈부들(121, 122, 123)은 각각 결함 로우 어드레스중 m 비트에 따라 코딩되어 있다.
예를 들어, 정상 메모리 셀 어레이(106)에 포함되는 정상 워드 라인을 지정하기 위한 로우 어드레스(RA)가 11비트이고 m 이 7이며 결함이 발생된 메모리 셀에 대응되는 로우 어드레스(이하 결함 로우 어드레스라고 한다)가 (10010111000)인 경우에, 결함 어드레스중 하위 7비트 즉 (0111000)에 따라 m 비트 어드레스 퓨즈부가 코딩된다. 코딩은 퓨즈 어레이를 결함 어드레스에 따라 선택적으로 단락 시킴으로써 이루어진다. 이와 같은 구조(scheme)에서는, 정상 메모리 셀 어레이(106)에 포함되는 정상 워드 라인들을 지정하는 로우 어드레스의 상위 n-m 비트가 동일하게 되는 메모리 셀들끼리 하나의 그룹으로 분류되며, 하나의 그룹에 속하는 메모리 셀들에서 하나의 정상 워드 라인에 해당되는 메모리 셀들의 결함만이 치유될 수 있다. 보다 구체적으로 설명하면, 211개의 정상 워드 라인들은 그 자신의 로우 어드레스에 따라 24개의 그룹으로 나누어진다. 즉, 로우 어드레스(RA)가 (00000000000)∼(00001111111), (00010000000)∼(00011111111), (00100000000)∼(00101111111), (00110000000)∼(00111111111), ... ,(11110000000)∼(11111111111)와 같이 분류될 수 있다. 여기서, 상위 4 비트의 로우 어드레스가 (1001)로 동일한 2개의 정상 워드 라인에서 불량이 발생하면 리페어를 수행할 수 없게 된다. 2개의 메모리 셀에 불량이 발생하였으나 2개의 불량이 모두 동일한 정상 워드 라인으로 지정될 수 있는 경우에는, 2개의 불량 메모리 셀이 동일 그룹에 속하더라도 리페어가 가능하게 된다. 그렇지만, 2개의 불량이 동일 그룹에 속할 뿐만 아니라 1개의 불량은 로우 어드레스가 (10010111000)인 워드 라인에 속하는 메모리 셀에서 발생된 것이고 다른 하나는 로우 어드레스가 (10010100110)인 워드 라인에 속하는 메모리 셀에서 발생된 경우에는 이를 리페어 할 수 없게 된다. 따라서, 이와 같은 구조(scheme)에서는 사용 가능한 리던던트 메모리 셀이 남아 있는 경우에도 리페어가 불가능한 경우가 발생하게 된다.
도 2에서 m 비트 어드레스 퓨즈부들(121, 122, 123)의 출력들(RED1, RED2,...REDi)은 각각 코딩되어 있는 m 비트 결함 로우 어드레스가 로우 어드레스(RA)중 m 비트와 일치하는 경우에 액티브된다. 로우 리던던트 디코더(107)에 포함된 (n-m) 비트 디코더(130)는 로우 어드레스(RA)중 나머지 (n-m) 비트를 디코딩하여 출력한다. 논리 게이트들(141, 142, 143)은 각각 대응되는 (n-m) 비트 디코더(130)의 출력과 대응되는 m 비트 어드레스 퓨즈부의 출력이 모두 액티브인 경우에 액티브되는 신호를 출력한다. 즉, 논리 게이트(141)는 (n-m) 비트 디코더(130)의 첫 번째 출력과 RED1 신호가 모두 액티브인 경우에 액티브인 신호를 출력하고, 논리 게이트(142)는 (n-m) 비트 디코더(130)의 두 번째 출력과 RED2 신호가 모두 액티브인 경우에 액티브인 신호를 출력하며, 논리 게이트(143)는 (n-m) 비트 디코더(130)의 마지막 출력과 REDi 신호가 모두 액티브인 경우에 액티브인 신호를 출력한다. 따라서, 위에서 언급한 예의 경우에는, 논리 게이트(141)는 상위 4 비트 어드레스가 (0000)이고 RED1이 액티브인 경우에 액티브되며, 논리 게이트(142)는 상위 4 비트 어드레스가 (0001)이고 RED2가 액티브인 경우에 액티브되며, 논리 게이트(143)는 상위 4 비트 어드레스가 (1111)이고 REDi이 액티브인 경우에 액티브된다. 논리 게이트들(151, 152, 153)은 각각 제어 신호(RASBD)가 액티브인 경우에 논리 게이트들(141, 142, 143)의 출력들을 대응되는 리던던트 워드 라인 드라이버로 인가한다. 리던던트 워드 라인 드라이버들(161, 162, 163)은 그 자신으로 인가되는 신호들이 액티브인 경우에 대응되는 리던던트 워드 라인들(R-WL(1), R-WL(2), ... R-WL(i))을 구동하기에 충분한 신호를 각각 출력한다.
다시 도 1을 참조하면, 컬럼 어드레스 스트로브 버퍼(111)는 시스템 클럭에 동기하여 컬럼 어드레스 스트로브 신호(CASB)를 입력한다. 컬럼 어드레스 버퍼(113)는 외부에서 인가되는 컬럼 어드레스(CA)를 컬럼 어드레스 스트로브 신호(CASB)가 액티브인 경우에 입력한다. 컬럼 디코더(112)는 컬럼 어드레스(CA)를 디코딩하여 그에 해당되는 컬럼 선택 라인을 인에이블 할 수 있는 신호를 출력한다.
로우 디코더 디스에이블 신호 발생부(103)는 로우 리던던시 퓨즈 디코더(104)의 출력중 어느 하나가 액티브인 경우에 액티브되는 로우 디코더 디스에이블 신호(PRRE)를 발생한다. 로우 디코더(105)는 로우 디코더 디스에이블 신호(PRRE)가 액티브인 경우에는 디코딩 동작이 수행되지 않게 된다.
그러나, 이와 같은 종래의 반도체 메모리 장치는 위에서도 언급한 바와 같이, 사용 가능한 리던던트 메모리 셀이 남아 있음에도 불구하고 리페어가 불가능한 경우가 발생하는 문제점이 있다. 또한, 동작 속도가 느리고 칩의 레이 아웃 면적이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 리던던트 메모리 셀 어레이에 대한 어드레싱 동작 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 요구되는 리던던트 메모리 셀 어레이를 가지면서도 레이-아웃 면적을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블럭도이다.
도 2는 도 1에 도시된 로우 리던던시 퓨즈 디코더(104) 및 로우 리던던트 디코더(107)의 구체적인 블럭도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 4는 도 3에 도시되어 있는 로우 디코더(105)의 상세 블럭도이다.
도 5는 도 4에 도시되어 있는 정상 워드 라인 제어 구동부의 구체적인 회로도이다.
도 6은 도 3에 도시되어 있는 로우 리던던시 퓨즈 디코더의 구체적인 블럭도이다.
도 7은 도 6에 도시되어 있는 n 비트 어드레스 퓨즈부의 일 실시예를 나타낸 것이다.
도 8은 도 3에 도시되어 있는 제어 구동부의 구체적인 블럭도이다.
도 9는 종래 기술에 따른 반도체 메모리 장치의 내부 신호들의 파형도들이다.
도 10은 본 발명에 따른 반도체 메모리 장치의 내부 신호들의 파형도들이다.
도 11은 도 3에 도시되어 있는 로우 디코더 디스에이블 신호 발생부의 일 실시예에 따른 구체적인 회로도이다.
도면의 주요 부분에 대한 부호의 설명
310...로우 디코더 디스에이블 신호 발생부
320...로우 리던던시 퓨즈 디코더 330...제어 구동부
101...로우 어드레스 버퍼 102...로우 프리디코더
105...로우 디코더 106...정상 메모리 셀 어레이
108...리던던트 메모리 셀 어레이 109...제어 신호 발생부
110...로우 어드레스 스트로브 버퍼 111...컬럼 어드레스 스트로브 버퍼
112...컬럼 디코더 113...컬럼 어드레스 버퍼
상기한 목적들을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치는 외부로부터 n 비트 로우 어드레스를 입력하며, 2n개의 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 정상 메모리 셀 어레이; 각각 상기 정상 메모리 셀 중에서 제조 공정상 결함이 발생한 메모리 셀에 대응되는 n 비트 결함 로우 어드레스에 따라 코딩되어, 외부에서 인가되는 로우 어드레스가 코딩되어 있는 결함 어드레스와 일치하는 경우에 액티브되는 신호를 출력하는 다수의 n 비트 어드레스 퓨즈부들을 포함하여 구성되는 로우 리던던시 퓨즈 디코더; 및 각각 상기 n 비트 어드레스 퓨즈부의 출력에 따라 구동되는 리던던트 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 리던던트 메모리 셀 어레이를 구비한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도로서, 로우 어드레스 버퍼(101), 로우 프리디코더(102), 로우 디코더(105), 정상 메모리 셀 어레이(106), 리던던트 메모리 셀 어레이(108), 로우 디코더 디스에이블 신호 발생부(310), 로우 리던던시 퓨즈 디코더(320), 제어 구동부(330), 제어 신호 발생부(109), 로우 어드레스 스트로브 버퍼(110), 컬럼 어드레스 스트로브 버퍼(111), 컬럼 어드레스 버퍼(113) 및 컬럼 디코더(112)를 포함하여 구성되어 있다.
로우 어드레스 스트로브 버퍼(110)는 반도체 메모리 장치의 외부에서 인가되는 로우 어드레스 스트로브 신호(RASB)를 시스템 클럭에 동기하여 래치하여 입력한다. 로우 어드레스 버퍼(101)는 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 반도체 메모리 장치의 외부에서 인가되는 n 비트의 로우 어드레스(RA)를 시스템 클럭에 동기하여 입력한다. 컬럼 어드레스 스트로브 버퍼(111)는 반도체 메모리 장치의 외부에서 인가되는 컬럼 어드레스 스트로브 신호(CASB)를 시스템 클럭에 동기하여 입력한다. 컬럼 어드레스 버퍼(113)는 외부에서 인가되는 컬럼 어드레스(CA)를 컬럼 어드레스 스트로브 신호(CASB)가 액티브인 경우에 시스템 클럭에 동기하여 입력한다. 컬럼 디코더(112)는 컬럼 어드레스(CA)를 디코딩하여 출력한다. 디코딩된 컬럼 어드레스에 의하여 비트 라인과 입출력 라인 사이에 연결되어 있는 I/O 게이트가 제어된다.
정상 메모리 셀 어레이(106)는 다수의 메모리 셀들이 매트릭스적으로 배열되어 구성되어 있는 것으로, 각 메모리 셀은 정상 워드 라인 및 비트 라인에 의하여 지정될 수 있다. 여기서, 로우 어드레스에 의하여 다수의 정상 워드 라인들중 어느 하나가 선택적으로 액티브되어, 데이타의 읽기/쓰기 동작을 위한 액세스가 수행된다. 정상 메모리 셀 어레이(106)에 대한 로우 어드레스 디코딩은 로우 프리디코더(102) 및 로우 디코더(105)에 의하여 수행된다. 정상 메모리 셀 어레이(106)에 대한 로우 어드레스 디코딩을 위하여, 로우 어드레스 버퍼(101)의 출력중 k 비트는 로우 디코더(105)로 인가되고, 나머지 n-k 비트는 로우 프리디코더(102)로 인가된다.
도 4를 참조하면, 로우 디코더(105)는 다수의 k 비트 디코더들(341, 342, 343) 및 다수의 정상 워드 라인 제어 구동부들(351, 352, 353)을 포함하여 구성되어 있다. k 비트 디코더들(341, 342, 343)은 각각 로우 어드레스(RA)중 k 비트에 대한 디코딩을 수행하며, 각각 로우 프리디코더(102)의 출력 신호들(PRA1, PRA2,... PRAi)중 대응되는 출력 신호가 액티브인 경우에 인에이블된다. 그리하여, 로우 프리디코더(102) 및 k 비트 디코더들(341, 342, 343)에 의하여 로우 어드레스(RA)로 지정되는 어느 하나의 워드 라인의 선택이 이루어진다.
정상 워드 라인 제어 구동부들(351, 352, 353)은 대응되는 k 비트 디코더들(341, 342, 343)의 출력에 따라 대응되는 정상 워드 라인들을 액티베이션시키는 것으로, 로우 디코더 디스에이블 신호 발생부(310)로부터 출력되는 로우 디코더 디스에이블 신호(PRRE) 및 제어 신호(RASBD)에 의하여 그 인에이블/디스에이블이 제어된다.
이를 도 5를 참조하여 구체적으로 살펴보기로 하자. 정상 워드 라인 제어 구동부들(351, 352, 353)은 각각 다수의 논리 게이트들(361, 362,... 363, 371, 372, ...373, 381, 382, ... 383) 및 다수의 정상 워드 라인 드라이버들(391, 392, ... 393)을 포함하여 구성되어 있다. 참조 부호들(DRA1, DRA2, ...DRAi)은 k 비트 디코더들(341, 342, 343)의 출력을 나타내는 것으로, 각각 대응되는 로우 어드레스(RA)가 입력된 경우에 로우 레벨로 액티브된다. 하이 레벨 액티브인 로우 디코더 디스에이블 신호(PRRE)는 인버터(361)에 의하여 반전된다. NAND 게이트(371)는 하이 레벨 액티브인 제어 신호(RASBD)와 인버터(361)의 출력을 논리곱하고 반전한다. NOR 게이트(381)는 대응되는 k 비트 디코더의 출력 신호(DRA1)와 NAND 게이트(371)의 출력을 논리합하고 반전하여 출력한다. 그리하여, NOR 게이트(381)는 DRA1 신호가 액티브이고, 제어 신호(RASBD)가 액티브이며, 로우 디코더 디스에이블 신호(PRRE)가 논액티브인 경우에 그 출력이 액티브된다. 정상 워드 라인 드라이버(391)는 NOR 게이트(381)의 출력이 액티브인 경우에 해당되는 정상 워드 라인을 액티베이션시킨다.
다시 도 3을 참조하면, 리던던트 메모리 셀 어레이(108)는 다수의 리던던트 메모리 셀이 매트릭스로 배열되어 있는 것으로, 하나의 리던던트 메모리 셀은 하나의 리던던트 워드 라인 및 비트 라인에 의하여 지정될 수 있다. 여기서, 다수의 리던던트 워드 라인들 각각을 지정하기 위한 어드레스는 설계 단계에서 지정되는 것이 아니라, 제조 단계중 리페어 단계에서 지정된다. 즉, 리던던트 메모리 셀 어레이(108)는 정상 메모리 셀 어레이(106)중에서 결함이 발생한 메모리 셀의 불량을 치유하기 위하여 사용되는 것으로서, 리던던트 워드 라인들은 각각 결함 로우 어드레스들중 어느 하나에 의하여 액티브되도록 결함 로우 어드레스가 할당된다.
도 6을 참조하면, 로우 리던던시 퓨즈 디코더(320)는 다수의 n 비트 어드레스 퓨즈부들(441, 442, 443)로 구성되며, 각 n 비트 어드레스 퓨즈부들(441, 442, 443)은 그에 할당된 결함 로우 어드레스에 따라 코딩되어 있다. 예를 들어, 정상 메모리 셀 어레이(106)중에서 최초의 불량 메모리 셀에 대한 로우 어드레스 (10010111000)인 경우에, n 비트 어드레스 퓨즈부(441)는 결함 로우 어드레스(10010111000)에 의하여 코딩된다. n 비트 어드레스 퓨즈부들(441, 442, 443)은 각각 다수의 퓨즈들을 포함하여 구성되어 있는 것으로, 그 안에 포함되는 퓨즈들은 결함 로우 어드레스를 구성하는 각 비트 정보에 따라 선택적으로 단락된다.
즉 리페어 단계에서, 종래에는 n 비트의 결함 로우 어드레스중 m 비트 결함 로우 어드레스만이 퓨즈 코딩에 사용되었으나, 본 발명에서는 결함 로우 어드레스의 n 비트 모두를 사용하여 퓨즈 코딩을 수행하게 된다. 그리하여, 로우 리던던시 퓨즈 디코더(330)에 포함되어 있는 n 비트 어드레스 퓨즈부들(441, 442, 443)은 각각 제어 신호(RASBD)가 액티브이고 로우 어드레스 버퍼(101)의 출력이 그 자신에 할당된 결함 로우 어드레스와 일치하는 경우에, 액티브되는 신호(RED1, RED2, ... REDi)를 출력한다.
도 7은 도 6에 도시된 n 비트 어드레스 퓨즈부의 일 실시예를 도시한 것이다. 프리차지 제어 신호(PDPX)는 로우 어드레스 스트로브 신호(RASB)가 액티브된 시점에서 소정 기간 지연되어 로우 레벨로 액티브되는 신호이다. 프리차지 제어 신호(PDPX)가 로우 레벨로 액티브되면, 노드(N1)는 전원 전압(VCC) 레벨로 프리차지된다. 구체적으로, PMOS 트랜지스터(401)가 턴-온되어 노드(N1)가 로직 하이 레벨인 전원 전압(VCC)이 되며, 노드(N1)의 레벨은 인버터(403)에 의하여 반전된다. 그에 따라 PMOS 트랜지스터(402)의 게이트는 로우 레벨이 인가되고 PMOS 트랜지스터(402)도 또한 턴-온된다. 다수의 퓨즈들(411, 412, 413, 414,... 415, 416)은, 위에서 언급한 바와 같이, 해당되는 결함 로우 어드레스에 따라 선택적으로 단락 됨으로써 코딩되어 있다. NMOS 트랜지스터들(421, 422, 423, 424, ... 425, 426)의 각 게이트들로는 대응되는 로우 어드레스 및 반전된 로우 어드레스가 인가된다. 참조 부호(RA1, RA2, ...RAn)는 로우 어드레스의 각 비트들을 나타내고, 참조 부호(RA1B, RA2B, ...RAnB)는 반전된 로우 어드레스의 각 비트들을 나타낸다.
도 3에서, 로우 디코더 디스에이블 신호 발생부(310)는 로우 리던던시 퓨즈 디코더(320)의 출력중 어느 하나가 액티브일 때 액티브되는 로우 디코더 디스에이블 신호(PRRE)를 출력한다. 이의 구체적인 회로는 도 11에 도시된 바와 같이, NOR 게이트(510) 및 인버터(520)로 구성할 수 있다. 따라서, 반도체 메모리 장치의 외부에서 인가되는 로우 어드레스(RA)가 결함 로우 어드레스들중 어느 하나와 일치하는 경우에는 로우 디코더 디스에이블 신호(PRRE)가 액티브되고, 그에 따라 로우 디코더(105)는 디스에이블된다. 그리하여, 정상 메모리 셀 어레이(106)에서 읽기/쓰기 동작이 이루어지는 대신에 리던던트 메모리 셀 어레이(108)에서 읽기/쓰기 동작이 이루어지게 된다.
도 8은 도 3에 도시되어 있는 제어 구동부의 구체적인 블럭도로서, 다수의 리던던트 워드 라인 구동부들(451, 452, ...453)로 구성되어 있다. 리던던트 워드 라인 구동부들(451, 452, ...453)은 각각 해당되는 로우 리던던시 퓨즈 디코더의 출력 신호(RED1, RED2, ... REDi)가 액티브인 경우에 해당되는 리던던트 워드 라인(R-WL)을 액티브시킨다.
도 9는 종래 기술에 따른 반도체 메모리 장치의 내부 신호들의 파형도들이다. 이를 참조하여 먼저 정상 워드 라인이 선택된 경우를 살펴보기로 하자. 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되면, 프리차지 제어 신호(PDPX)가 소정 기간 지연되어 하이 레벨로 액티브된다. 이어서, 선택된 로우 프리디코더(102)의 출력(PRA)이 로우 레벨로 액티브된다. 로우 디코더 디스에이블 신호(PRRE)는 로우 레벨이 논액티브 상태를 유지한다. 제어 신호(RASBD)는 로우 어드레스 스트로브 신호(RASB)가 액티브된 후 소정 기간 경과 후 하이 레벨로 액티브된다. 선택된 로우 디코더(105)의 출력이 하이 레벨로 액티브된다. 그에 대응되는 정상 워드 라인이 하이 레벨로 액티베이션된다. 로우 리던던트 디코더(107)의 출력은 로우 레벨 논액티브 상태를 유지하기 때문에, 대응되는 리던던트 워드 라인 또한 로우 레벨로 디액티베이션된다.
반면에, 리던던트 워드 라인이 선택되는 경우, 다시 말하면 외부에서 인가된 로우 어드레스(RA)가 결함 로우 어드레스에 해당되는 경우는 다음과 같다. 먼저, 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되고, 이어서 프리차지 제어 신호(PDPX)가 하이 레벨로 액티브되며, 제어 신호(RASBD)가 하이 레벨로 액티브된다. 선택된 로우 프리디코더(102)의 출력(PRA)은 로우 레벨로 액티브되기는 하나, 로우 디코더 디스에이블 신호(PRRE)가 하이 레벨로 액티브되기 때문에, 로우 디코더(105)의 출력은 로우 레벨로 논액티브 상태를 유지하게 된다. 그리하여, 결국 정상 워드 라인들은 액티베이션되지 않는다. 선택된 로우 리던던트 디코더(107)의 출력이 하이 레벨로 액티브되어 리던던트 워드 라인이 하이 레벨로 액티베이션된다.
도 10은 본 발명에 따른 반도체 메모리 장치의 내부 신호들의 파형도들이다. 도 10을 참조하면, 정상 워드 라인이 선택된 경우를 살펴보면 다음과 같다. 먼저, 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되고 이어서 프리차지 제어 신호(PDPX)가 하이 레벨로 액티브되며, 제어 신호(RASBD)가 하이 레벨로 액티브된다. 선택된 로우 프리디코더(102)의 출력(PRA)이 로우 레벨로 액티브되고, 로우 디코더 디스에이블 신호(PRRE)는 로우 레벨로 논액티브 상태를 유지한다. 선택된 로우 디코더(105)의 출력이 하이 레벨로 액티브되고, 그에 대응되는 정상 워드 라인이 하이 레벨로 액티베이션된다. 이 때, 로우 리던던시 퓨즈 디코더(320)의 출력(RED)들은 모두 로우 레벨로 논액티브이고, 그에 따라 리던던트 워드 라인들도 액티베이션되지 않는다.
반면에, 리던던트 워드 라인이 선택되는 경우를 살펴보면, 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되고, 이어서 프리차지 제어 신호(PDPX)가 하이 레벨로 액티브되고, 제어 신호(RASBD)가 하이 레벨로 액티브된다. 로우 프리디코더(102)의 출력(PRA)은 로우 레벨로 액티브되기는 하나, 로우 디코더 디스에이블 신호(PRRE)가 하이 레벨로 액티브되기 때문에 로우 디코더(105)의 출력은 로우 레벨로 논액티브 상태를 유지하게 된다. 그에 따라 정상 워드 라인은 액티베이션되지 않는다. 제어 신호(RASBD)가 하이 레벨로 액티브되면, 선택된 로우 리던던시 퓨즈 디코더(320)의 출력 신호(RED)가 하이 레벨로 액티브되어 그에 대응되는 리던던트 워드 라인이 구동된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상기한 바와 같은 반도체 메모리 장치는 그 구조가 간단하여, 동작 속도를 증가시킬 수 있고, 요구되는 레이 아웃 면적을 감소시킬 수 있는 이점이 있다.

Claims (2)

  1. n 비트 로우 어드레스를 입력하는 반도체 메모리 장치에 있어서,
    2n개의 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 정상 메모리 셀 어레이;
    각각 상기 정상 메모리 셀 중에서 제조 공정상 결함이 발생한 메모리 셀에 대응되는 n 비트 결함 로우 어드레스에 따라 코딩되어, 외부에서 인가되는 로우 어드레스가 코딩되어 있는 결함 어드레스와 일치하는 경우에 액티브되는 신호를 출력하는 다수의 n 비트 어드레스 퓨즈부들을 포함하여 구성되는 로우 리던던시 퓨즈 디코더; 및
    각각 상기 n 비트 어드레스 퓨즈부의 출력에 따라 구동되는 리던던트 워드 라인 및 다수의 비트 라인에 의하여 지정되는 다수의 메모리 셀들을 포함하여 구성되는 리던던트 메모리 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 로우 어드레스중 일부를 프리 디코딩하여 출력하는 프리 디코더;
    상기 로우 리던던시 퓨즈 디코더의 출력들중 어느 하나가 액티브일 때 액티브되는 로우 디코더 디스에이블 신호(PRRE)를 발생하는 로우 디코더 디스에이블 신호 발생부; 및
    상기 로우 어드레스중 나머지 부분을 디코딩하며, 상기 로우 디코더 디스에이블 신호가 액티브인 경우에 그 출력이 디스에이블되는 로우 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048565A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000293998A (ja) * 1999-04-07 2000-10-20 Nec Corp 半導体記憶装置
DE19922920C1 (de) * 1999-05-19 2000-11-16 Siemens Ag Integrierter Speicher mit Redundanzfunktion
JP3398686B2 (ja) * 1999-06-14 2003-04-21 エヌイーシーマイクロシステム株式会社 半導体記憶装置
KR100549942B1 (ko) * 1999-08-19 2006-02-07 삼성전자주식회사 전력소모를 최소화한 늦은 라이트 타입 반도체 메모리 장치
US6356503B1 (en) * 2000-02-23 2002-03-12 Virage Logic Corp. Reduced latency row selection circuit and method
US6731550B2 (en) * 2002-05-31 2004-05-04 Stmicroelectronics, Inc. Redundancy circuit and method for semiconductor memory devices
KR100512936B1 (ko) * 2002-11-18 2005-09-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치방법
US7405989B2 (en) * 2005-03-07 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuses with redundancy
US7738308B2 (en) * 2005-08-16 2010-06-15 Novelies, Llc Memory row and column redundancy
US7746686B2 (en) * 2006-04-21 2010-06-29 Honeywell International Inc. Partitioned random access and read only memory
US7499352B2 (en) * 2006-05-19 2009-03-03 Innovative Silicon Isi Sa Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
US11024352B2 (en) * 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575919B2 (ja) * 1990-03-22 1997-01-29 株式会社東芝 半導体記憶装置の冗長回路
US5469401A (en) * 1992-07-14 1995-11-21 Mosaid Technologies Incorporated Column redundancy scheme for DRAM using normal and redundant column decoders programmed with defective array address and defective column address
JP2982695B2 (ja) * 1996-07-15 1999-11-29 日本電気株式会社 半導体メモリ

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