JP2002298598A - 半導体装置、および半導体装置のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの外部の高速なＳＲＡＭに高速で冗長
救済情報を出力し、テスト終了後に低速なテスタでＳＲ
ＡＭに蓄えておいた冗長救済情報を低速で読み出すこと
ができる半導体装置のテスト技術を提供する。 【解決手段】 ＢＩＳＴ回路と被テスト回路を含むＬＳ
Ｉ１と、ＬＳＩ１の被テスト回路をテストするためのテ
スタと、ＬＳＩ１の被テスト回路のテスト結果を保持す
るためのＳＲＡＭ３などから構成される半導体装置のテ
スト装置であって、ＢＩＳＴ回路１０の内部にパス／フ
ェイル判定信号を保持するパス／フェイル判定信号保持
回路１０８、フェイルビットマップ情報を高速で出力す
るフェイルビットマップデータ生成回路１０９を設け、
ＬＳＩ１の外部の高速なＳＲＡＭ３に、高速でＤＲＡＭ
２０４のフェイルビットマップ情報を出力し、このＳＲ
ＡＭ３のフェイルビットマップ情報をテスト終了後に低
速なテスタで読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のテス
ト技術に関し、特に内部にメモリ回路とＢＩＳＴ（Ｂｕ
ｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を有し、この
ＢＩＳＴ回路を用いて高速化が進むメモリ回路のテスト
を行う場合に好適な半導体装置、および半導体装置のテ
スト方法に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体装置のテスト技術については、たとえば特開平１１
−２１３７００号公報、特開平１０−２４１３９９号公
報に記載される技術などが挙げられる。これら公報に記
載の技術はいずれも、ＤＲＡＭのテストを行うためのＢ
ＩＳＴ回路を有している。これらのＢＩＳＴ回路は、テ
スト命令を読み取り、このテスト命令からテストパター
ンを生成し、テスト命令の順序付けを行うためのプロセ
ッサを備えている。

【０００３】

【発明が解決しようとする課題】本発明者は、半導体装
置のテスト技術について検討した結果、以下のようなこ
とを明らかとした。たとえば、前記両公報の技術はいず
れも、テストパターンの生成、テスト命令の順序付けは
可能となるものの、高速化が進むＤＲＡＭのテストを行
おうとする場合に生ずる課題、すなわち高速化対応の外
部テスタを必要とする課題や、高速なテスト結果の出力
の処理の課題などに応えることが難しいものとなってき
ている。これらの課題に対する対策がＤＲＡＭの高速化
が進むにつれて求められている。

【０００４】すなわち、近年のように、ＤＲＡＭの高速
化が進んでくると、それに応じて高速テスタが必要とな
ってくる。しかしながら、ＤＲＡＭの設計、製造の早さ
との関係から望むべき高速テスタが得られない可能性も
生ずる。望むべき高速テスタを得ることが可能であった
としても、高速テスタは、中速テスタのような通常的な
テスタに比べ、たとえば数十倍もの高価格となってしま
う可能性を持つ。その結果、望むべきテストができなか
ったり、ＤＲＡＭのテストコストが非常に大きなものと
なってしまう可能性が生ずる。このような背景から、Ｄ
ＲＡＭにおいても、テストコスト削減のため、安価な低
速テスタで高速テストを可能とするＬＳＩ内蔵のＢＩＳ
Ｔ回路でテストを行う必要が生じている。

【０００５】そこで、たとえば、外部クロックを内部で
逓倍することによって、テスタの限界周波数以上の周波
数でテスト動作するようなＢＩＳＴ回路技術が考慮され
る。この技術によれば、ＬＳＩにおけるメモリ回路を高
速にテストすることができる。しかし、この場合には、
ＬＳＩの動作周波数の方が外部テスタの周波数よりも高
いため、テスト結果をＬＳＩから直接読み出すことがで
きない。そこでさらに、テストのパス／フェイルの情報
などはＬＳＩ内の保持回路やメモリ回路に一時記憶さ
せ、テスト終了後に低速のテスタで読み出す方式が考慮
される。ＬＳＩが冗長救済回路を持つ場合、それに応じ
て冗長救済情報を取得する必要がある。しかし、冗長救
済情報はパス／フェイル情報とは異なり、データ量が著
しく大きい。そのため、冗長救済情報をＬＳＩ内に記憶
させることは適当でない。

【０００６】そこで、本発明の１つの目的は、冗長救済
回路を持ち、かつ比較的高速動作のメモリ回路を持つ半
導体装置に好適なテスト技術を提供することにある。

【０００７】本発明の他の目的は、比較的高速に形成さ
れる冗長救済情報に充分に対応可能な半導体装置のテス
ト技術を提供することにある。

【０００８】本発明のさらに他の目的は、メモリテスト
タイミングを適切に設定することができる半導体装置の
新規なテスト技術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明は、前記目的を達成するために、
パス／フェイルの情報を低速で出力するための回路の他
に、フェイルアドレスの冗長救済情報を高速で出力する
ための回路を設ける、ＬＳＩとテスタの間に高速なＳ
ＲＡＭを設ける、ＢＩＳＴ回路内にメモリ制御信号の
タイミングを設定するレジスタを設ける、ＢＩＳＴ回
路内に論理回路の活性／非活性を制御する回路を設ける
ようにしたものである。

【００１２】すなわち、本発明による半導体装置は、メ
モリ回路と、このメモリ回路をテストしたテスト結果お
よび選別テスト結果を出力するための回路とを有するこ
とを特徴とするものである。特に、テスト結果は比較的
に高速で出力されるフェイルアドレスの情報、選別テス
ト結果は比較的に低速で出力されるパス／フェイル判定
の情報とし、さらにメモリ回路をテストするテスト制御
信号のタイミングを設定するための回路を有するように
したものである。

【００１３】また、本発明による他の半導体装置は、メ
モリ回路と、このメモリ回路をテストするためのＢＩＳ
Ｔ回路とを含み、このＢＩＳＴ回路が、メモリ回路のテ
ストプログラムを記憶するための第１レジスタと、テス
ト制御信号のタイミングを設定するための第２レジスタ
と、各レジスタに記憶されたテストプログラムおよびテ
スト制御信号のタイミングでメモリ回路をテストし、こ
のテスト結果および選別テスト結果を出力するための回
路とを有することを特徴とするものである。

【００１４】また、本発明によるさらに他の半導体装置
は、メモリ回路と、このメモリ回路の入力／出力に接続
された論理回路と、メモリ回路および論理回路をテスト
するためのＢＩＳＴ回路とを含み、このＢＩＳＴ回路
が、メモリ回路および論理回路のテストプログラムを記
憶するための第１レジスタと、テスト制御信号のタイミ
ングを設定するための第２レジスタと、論理回路の活性
／非活性を制御するための制御回路と、この制御回路に
より論理回路を活性状態にしたときは各レジスタに記憶
されたテストプログラムおよびテスト制御信号のタイミ
ングで論理回路とメモリ回路が接続された通常動作状態
をテストし、論理回路を非活性状態にしたときは各レジ
スタに記憶されたテストプログラムおよびテスト制御信
号のタイミングでメモリ回路のみを直接テストし、この
テスト結果および選別テスト結果を出力するための回路
とを有することを特徴とするものである。

【００１５】また、本発明による半導体装置のテスト方
法は、メモリ回路およびこのテスト結果を出力するため
の回路を含む半導体装置と、この半導体装置の外部に接
続され、出力されたメモリ回路のテスト結果を保持する
ためのメモリ装置と、このメモリ装置に保持されたテス
ト結果を判定するためのテスタとを有する構成におい
て、メモリ回路をテストしたテスト結果をテスト結果を
出力するための回路からメモリ装置に出力して、メモリ
装置にメモリ回路のテスト結果を比較的に高速で書き込
み、このメモリ装置に書き込まれたメモリ回路のテスト
結果をテスタにより比較的に低速で読み出し、このテス
タにてメモリ回路のテスト結果を判定することを特徴と
するものである。特に、テスト結果は比較的に高速で出
力されるフェイルアドレスの情報とするものである。

【００１６】また、本発明による他の半導体装置のテス
ト方法は、メモリ回路およびこのテスト結果を出力する
ための回路を含む半導体装置と、この半導体装置の外部
に接続され、出力されたメモリ回路のテスト結果を保持
するための複数のメモリ装置と、この複数のメモリ装置
に保持されたテスト結果を判定するためのテスタとを有
する構成において、メモリ回路をテストしたテスト結果
をテスト結果を出力するための回路から複数のメモリ装
置に出力して、メモリ装置のそれぞれにメモリ回路のテ
スト結果を比較的に高速でインターリーブ方式により書
き込み、このメモリ装置のそれぞれに書き込まれたメモ
リ回路のテスト結果をテスタにより比較的に低速でイン
ターリーブ方式により読み出し、このテスタにてメモリ
回路のテスト結果を判定することを特徴とするものであ
る。特に、メモリ回路のテスト結果をインターリーブ方
式により書き込みを行う際に、半導体装置から比較的に
高速なインターリーブ用のクロックをメモリ装置のそれ
ぞれに供給するものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１８】まず、図１により、本実施の形態の半導体
装置のテスト装置の概略構成の一例を説明する。図１は
本実施の形態の半導体装置のテスト装置を示す概略構成
図である。

【００１９】本実施の形態の半導体装置のテスト装置
は、たとえば内部にメモリ回路とＢＩＳＴ回路を有する
半導体装置のテスト装置とされ、ＢＩＳＴ回路と被テス
ト回路を含むＬＳＩ１と、このＬＳＩ１の被テスト回路
をテストするためのテスタ２と、ＬＳＩ１の被テスト回
路のテスト結果を保持するためのＳＲＡＭ３などから構
成され、それぞれ以下のような機能を有する。

【００２０】ＬＳＩ１は、たとえばＢＩＳＴ回路１０、
被テスト回路２０などから構成される半導体装置であ
り、外部からのアクセスによる通常動作と、内部のＢＩ
ＳＴ回路１０を使用したテストが可能となっている。こ
のＬＳＩ１には、通常動作時に、たとえば外部のプロセ
ッサ（図示せず）などからアドレス／メモリ制御信号や
データが入力され、またデータが出力可能となってい
る。また、ＬＳＩ１には、ＢＩＳＴ回路１０を使用した
テスト時に、外部のテスタ２から外部クロックｃｌｋ、
ＢＩＳＴプログラム／タイミング、プログラムストロー
ブ、ＢＩＳＴ活性化信号が入力され、テスタ２に対して
パス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）判定信号が出
力され、またＳＲＡＭ３に対してシステムクロックＣＬ
Ｋ、フェイルビットマップ（Ｆａｉｌ Ｂｉｔ Ｍａ
ｐ）情報が出力可能となっている。テスタ２から入力さ
れた、比較的に低い周波数による外部クロックｃｌｋ、
ＢＩＳＴプログラム／タイミング、プログラムストロー
ブ、ＢＩＳＴ活性化信号はＢＩＳＴ回路１０に供給さ
れ、このＢＩＳＴ回路１０において、比較的に高い周波
数によるシステムクロックＣＬＫ、アドレス／メモリ制
御信号、データ、制御信号が生成されて被テスト回路２
０に印加される。また、被テスト回路２０からは読み出
し値が出力され、ＢＩＳＴ回路１０に入力される。この
ＢＩＳＴ回路１０、被テスト回路２０についての詳細は
図２において後述する。

【００２１】テスタ２は、ＬＳＩ１の被テスト回路２０
をテストするための外部クロックｃｌｋ、ＢＩＳＴプロ
グラム／タイミング、プログラムストローブ、ＢＩＳＴ
活性化信号を供給するとともに、選別テスト結果のパス
／フェイル判定信号を直接取得し、またＳＲＡＭ３を介
してテスト結果のフェイルビットマップ情報を取得する
ためのテスト装置である。たとえば、限界周波数が比較
的に低い動作周波数による低速テスタが使用される。こ
のテスタ２から与える低い動作周波数の外部クロックｃ
ｌｋが、ＬＳＩ１の内部のクロックジェネレータで逓倍
され、これが比較的に高い周波数で動作するＬＳＩ１の
システムクロックＣＬＫとして使用される。また、テス
ト結果について、選別テスト結果のパス／フェイル判定
信号はＢＩＳＴ回路１０の内部に保持されて低速で読み
出され、ＳＲＡＭ３に保持されたフェイルビットマップ
情報はテスト終了後に低速で読み出される。

【００２２】ＳＲＡＭ３は、ＬＳＩ１に外付けでＬＳＩ
１とテスタ２の間に設けられ、ＬＳＩ１のＢＩＳＴ回路
１０から出力されるシステムクロックＣＬＫに基づき、
比較的に高速で出力されるテスト結果のフェイルビット
情報をインターリーブ方式で書き込むためのメモリ装置
である。このＳＲＡＭ３に書き込まれたテスト結果は、
テスト終了後にテスタ２で低速で読み出されるようにな
っている。すなわち、低速なテスタ２を使用してＬＳＩ
１の高速テストを実施するため、ＬＳＩ１から高速で出
力されるテスト結果をテスタ２で直接受け取ることがで
きない。そのため、高速で出力されるテスト結果を外付
けのＳＲＡＭ３に書き込み、テスト終了後に低速のテス
タ２でＳＲＡＭ３に書き込まれたテスト結果を読み出す
方法が採用されている。

【００２３】次に、図２により、ＬＳＩを構成するＢＩ
ＳＴ回路、被テスト回路の構成の一例を説明する。図２
はＢＩＳＴ回路、被テスト回路を詳細に示す構成図であ
る。

【００２４】ＢＩＳＴ回路１０は、たとえばプログラム
レジスタ１０１、タイミングレジスタ１０２、ＢＩＳＴ
制御論理回路１０３、アドレスジェネレータ１０４、デ
ータジェネレータ１０５、制御信号ジェネレータ１０
６、期待値比較回路１０７、パス／フェイル判定信号保
持回路１０８、フェイルビットマップデータ生成回路１
０９、クロックジェネレータ１１０や、複数のセレクタ
１１１，１１２などからなり、それぞれ以下のような機
能を有する。なお、セレクタ１１１，１１２は、外部か
ら入力されるＢＩＳＴ活性化信号により制御される。

【００２５】プログラムレジスタ１０１は、テスタ２か
らセレクタ１１１を介して入力されるＢＩＳＴプログラ
ムを記憶するための回路である。このプログラムレジス
タ１１１のＢＩＳＴプログラムに従って、ＬＳＩ１の被
テスト回路２０のテストが行われる。また、このＢＩＳ
Ｔプログラムは、プログラムストローブにより入力が許
可される。

【００２６】タイミングレジスタ１０２は、テスタ２か
らセレクタ１１１を介して入力されるＢＩＳＴタイミン
グを記憶するための回路である。このタイミングレジス
タ１１２のＢＩＳＴタイミングで、ＬＳＩ１の被テスト
回路２０にテスト制御信号が入力される。

【００２７】ＢＩＳＴ制御論理回路１０３は、プログラ
ムレジスタ１０１からのＢＩＳＴプログラムに基づい
て、アドレス／メモリ制御信号、データ、制御信号など
を発生させるためのＢＩＳＴ動作を制御するための論理
回路である。

【００２８】アドレスジェネレータ１０４は、ＢＩＳＴ
制御論理回路１０３のＢＩＳＴ動作による情報、タイミ
ングレジスタ１０２からの情報に基づいて、アドレス／
メモリ制御信号を発生するための回路である。このアド
レスにはロウアドレス、カラムアドレスが含まれ、また
メモリ制御信号には、ロウアドレスストローブ、カラム
アドレスストローブ、ライトイネーブルなどの制御信号
が含まれる。

【００２９】データジェネレータ１０５は、ＢＩＳＴ制
御論理回路１０３のＢＩＳＴ動作による情報に基づい
て、テストパターンのデータを発生するための回路であ
る。

【００３０】制御信号ジェネレータ１０６は、ＢＩＳＴ
制御論理回路１０３のＢＩＳＴ動作による情報に基づい
て、制御信号を発生するための回路である。この制御信
号には、たとえば通常動作とＢＩＳＴ回路１０を使用し
たテストとの切り替え信号や、テスト時に被テスト回路
２０の論理回路を活性／被活性状態に制御するための制
御信号などが含まれる。

【００３１】期待値比較回路１０７は、被テスト回路２
０から出力されるテスト結果の読み出し値と、データジ
ェネレータ１０５から発生されたテストパターンによる
データの期待値とを比較するための回路である。この期
待値比較回路１０７による比較結果は、パス／フェイル
判定信号保持回路１０８に出力されるとともに、フェイ
ルビットマップデータ生成回路１０９にも出力される。

【００３２】パス／フェイル判定信号保持回路１０８
は、期待値比較回路１０７からの比較結果に基づいて、
パス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）の選別テスト
結果を保持するための回路である。この選別テスト結果
は、セレクタ１１２を介してテスタ２に出力され、テス
トのパス／フェイル判定信号として使用される。このパ
ス／フェイル判定信号保持回路１０８には、テスト中に
一度でもフェイルすると、このフェイル値が保持され
る。

【００３３】フェイルビットマップ（Ｆａｉｌ Ｂｉｔ
Ｍａｐ）データ生成回路１０９は、期待値比較回路１
０７からの比較結果と、アドレスジェネレータ１０４か
ら発生されたアドレスに基づいて、フェイルビットマッ
プデータを生成し、このフェイルビットマップデータを
ＬＳＩ１の外部のＳＲＡＭ３に出力するための回路であ
る。このＳＲＡＭ３に出力されたフェイルビットマップ
データは、パス／フェイルの判定値、フェイルアドレス
を含む冗長救済情報となる。

【００３４】クロックジェネレータ１１０は、外部クロ
ックｃｌｋを入力とし、この外部クロックｃｌｋを所定
の倍率に逓倍し、ＬＳＩ１の各内部回路を動作させるシ
ステムクロックＣＬＫを発生するための回路である。こ
のクロックジェネレータ１１０で発生したシステムクロ
ックＣＬＫを使用することにより、テスタ２の周波数以
上の高速テストが可能となる。たとえば一例として、４
０ＭＨｚ程度の外部クロックｃｌｋを１６逓倍して６４
０ＭＨｚ程度のシステムクロックＣＬＫを発生すること
で、限界周波数が４０ＭＨｚ程度の比較的に低い周波数
で動作するテスタ２でも、６４０ＭＨｚ程度の比較的に
高い周波数で動作するＬＳＩ１の高速テストを行うこと
が可能となっている。

【００３５】被テスト回路２０は、たとえば論理回路２
０１，２０２、アドレス制御回路２０３、ＤＲＡＭ２０
４や、複数のセレクタ２０５〜２０７などからなり、そ
れぞれ以下のような機能を有する。

【００３６】論理回路２０１，２０２は、通常動作時に
使用する一般の論理回路であり、論理回路２０１が入力
側、論理回路２０２が出力側にそれぞれ接続されてい
る。論理回路２０１は、外部からセレクタ２０５を介し
て入力されるアドレス／メモリ制御信号に基づいて、セ
レクタ２０６を介して入力されるデータをＤＲＡＭ２０
４に書き込む。さらに、ＤＲＡＭ２０４から読み出され
たデータは論理回路２０２、セレクタ２０７を介して外
部に出力されて、ＤＲＡＭ１３４に対するデータの書き
込み／読み出しが行われる。また、この論理回路２０
１，２０２は、ＢＩＳＴ回路１０のクロックジェネレー
タ１１０から発生されるシステムクロックＣＬＫに同期
して動作し、制御信号により制御される。特に、テスト
時には、制御信号により論理回路２０１，２０２の活性
／非活性が切り替えられ、論理回路２０１，２０２とＤ
ＲＡＭ２０４、またはＤＲＡＭ２０４のみのテストが行
われる。これについての詳細は図６において後述する。

【００３７】アドレス制御回路２０３は、入力側の論理
回路２０１からの情報に基づいて、ＤＲＡＭ２０４に対
するデータの書き込み／読み出しを行う際のアドレス／
メモリ制御信号を発生するための回路である。このアド
レス制御回路２０３からのアドレス／メモリ制御信号に
より、ＤＲＡＭ２０４に対するアクセスが制御される。

【００３８】ＤＲＡＭ１２４は、通常動作時にデータの
書き込み／読み出しが行われるとともに、ＢＩＳＴ回路
１２を使用したテスト時にテストの対象となるメモリ回
路である。このＤＲＡＭ１２４の構成については図３に
おいて後述する。

【００３９】セレクタ２０５〜２０７は、ＢＩＳＴ回路
１０の制御信号ジェネレータ１０６から発生される制御
信号により制御され、論理回路２０１，２０２による通
常動作、またはＬＳＩ１の内部のＢＩＳＴ回路１０を使
用したテストの入力／出力を切り替えるための回路であ
る。通常動作時とテスト時に、セレクタ２０５によりア
ドレス／メモリ制御信号入力が切り替えられ、セレクタ
２０６によりデータ入力が切り替えられてデータが印加
され、またセレクタ２０７によりデータ出力が切り替え
られてデータが出力される。

【００４０】次に、図３により、被テスト回路を構成す
るＤＲＡＭの構成の一例を説明する。図３はＤＲＡＭを
詳細に示す構成図である。

【００４１】ＤＲＡＭ２０４は、複数のメモリセルから
なるメモリマット２０４１と、このメモリマット２０４
１の行方向のアドレスを指定するためのロウデコーダ２
０４２と、列方向のアドレスを指定するためのカラムデ
コーダ２０４３と、書き込み値の入力／読み出し値の出
力を行うためのメインアンプ２０４４などから構成され
ている。ロウデコーダ２０４２には、ロウアドレスＲｏ
ｗ ＡｄｄｒｅｓｓとロウアドレスストローブＲＡＳの
制御信号が供給される。カラムデコーダ２０４３には、
カラムアドレスＣｏｌｕｍｎ Ａｄｄｒｅｓｓとカラム
アドレスストローブＣＡＳの制御信号が供給される。メ
インアンプ２０４４には、ライトイネーブルＷＥの制御
信号が供給され、書き込み値ＷＤが入力されるとともに
読み出し値Ｏｕｔｐｕｔ Ｄａｔａが出力される。

【００４２】このＤＲＡＭ２０４において、メモリマッ
ト２０４１内の任意のメモリセルを選択するためには、
ロウデコーダ２０４２に入力されたロウアドレスＲｏｗ
Ａｄｄｒｅｓｓにより行方向を指定し、かつカラムデ
コーダ２０４３に入力されたカラムアドレスＣｏｌｕｍ
ｎ Ａｄｄｒｅｓｓにより列方向を指定して任意のメモ
リセルを選択する。そして、書き込み動作においては、
メインアンプ２０４４に入力されるライトイネーブルＷ
Ｅの制御信号を活性化し、メインアンプ２０４４に書き
込み値ＷＤを入力して選択されたメモリセルにデータを
書き込む。また、読み出し動作においては、選択された
メモリセルのデータをメインアンプ２０４４を介して読
み出し値Ｏｕｔｐｕｔ Ｄａｔａとして出力する。

【００４３】以上のように構成される半導体装置のテス
ト装置、さらにＬＳＩ１のＢＩＳＴ回路１０、被テスト
回路２０の構成、被テスト回路２０のＤＲＡＭ２０４の
構成において、通常動作時は、ＬＳＩ１の外部に接続さ
れる図示しないプロセッサなどの制御により、被テスト
回路２０のセレクタ２０５、論理回路２０１、アドレス
制御回路２０３を介してアドレス／メモリ制御信号をＤ
ＲＡＭ２０４に供給する。そして、書き込みの際にはセ
レクタ２０６、論理回路２０１を介して書き込み値ＷＤ
のデータをＤＲＡＭ２０４の各メモリセルに書き込み、
また読み出しの際にはＤＲＡＭ２０４の各メモリセルの
値を論理回路２０２、セレクタ２０７を介して読み出
す。このようにして、通常動作におけるＤＲＡＭ２０４
に対するデータの書き込み／読み出しを行うことができ
る。

【００４４】また、ＬＳＩ１の内部のＢＩＳＴ回路２０
を使用したテスト時には、テスタ２からＬＳＩ１に対し
て、外部クロックｃｌｋ、ＢＩＳＴプログラム／タイミ
ング、プログラムストローブ、ＢＩＳＴ活性化信号を供
給し、ＢＩＳＴ回路１０のプログラムレジスタ１０１、
タイミングレジスタ１０２、ＢＩＳＴ制御論理回路１０
３、アドレスジェネレータ１０４、データジェネレータ
１０５、制御信号ジェネレータ１０６を介してアドレス
／メモリ制御信号、データ、制御信号などを発生し、制
御信号により被テスト回路２０のセレクタ２０５〜２０
７、論理回路２０１，２０２を制御し、セレクタ２０
５、論理回路２０１、アドレス制御回路２０３を介して
アドレス／メモリ制御信号をＤＲＡＭ２０４に供給す
る。そして、書き込みの際にはセレクタ２０６、論理回
路２０１を介してデータをＤＲＡＭ２０４の各メモリセ
ルに書き込み、また読み出しの際にはＤＲＡＭ２０４の
各メモリセルの値を論理回路２０２、セレクタ２０７を
介して読み出し、ＢＩＳＴ回路１０の期待値比較回路１
０７を介してパス／フェイル判定信号保持回路１０８に
パス／フェイル判定信号を保持するとともに、フェイル
ビットマップデータ生成回路１０９を介してフェイルビ
ットマップ情報を生成して外部のＳＲＡＭ３に書き込
む。そして、テスタ２でＳＲＡＭ３に書き込まれたテス
ト結果を読み出し、テスト結果を判定する。この場合に
は、論理回路２０１，２０２を非活性にしてスルー状態
でテストを行うことも可能である。詳細については以下
において後述する。

【００４５】次に、図４、図５により、本実施の形態の
半導体装置のテスト装置において、ＬＳＩからＳＲＡＭ
にフェイルビットマップ情報をインターリーブ方式によ
り取得する場合の構成の一例を説明する。図４はフェイ
ルビットマップ情報をインターリーブ方式により取得す
る場合を説明するための構成図、図５はインターリーブ
方式を詳細に説明するための構成図である。

【００４６】図４に示すように、ＬＳＩ１からＳＲＡＭ
３にフェイルビットマップ情報をインターリーブ方式に
より取得する場合には、前述したＢＩＳＴ回路１０と被
テスト回路２０を含むＬＳＩ１、テスタ２、ＳＲＡＭ３
などの構成において、ＳＲＡＭ３がＬＳＩ１の動作周波
数（６４０ＭＨｚ）とテスタ２の動作周波数（４０ＭＨ
ｚ）の違いに対応して１個のＬＳＩ１に対して１６個
（６４０／４０＝１６）のＳＲＡＭ〈０〉〜ＳＲＡＭ
〈１５〉が並列に接続され、さらにＬＳＩ１と複数のＳ
ＲＡＭ３との間にインターリーブ用ＬＳＩ４が設けら
れ、また複数のＳＲＡＭ３とテスタ２との間に演算器５
が設けられている。

【００４７】インターリーブ用ＬＳＩ４は、ＬＳＩ１の
ＢＩＳＴ回路１０から高速で出力されるフェイルビット
マップ（ＦＢＭ）情報をインターリーブ方式により１６
個のＳＲＡＭ３に振り分けるためのＬＳＩであり、ＢＩ
ＳＴ回路１０からフェイルビットマップ情報とシステム
クロックＣＬＫが入力される。詳細には、図５に示すよ
うに、１個のＳＲＡＭ３に対して、パス（Ｐａｓｓ）／
フェイル（Ｆａｉｌ）判定信号の保持回路４０１，４０
２とＯＲゲート４０３、フェイルアドレス（Ｆａｉｌ
Ａｄｄｒｅｓｓ）の保持回路４０４とセレクタ４０５、
ライトイネーブルＷＥ−Ｎ（ＷＥ−ＮはＷＥの反転信
号）のセレクタ４０６、出力イネーブルＯＥ−Ｎ（ＯＥ
−ＮはＯＥの反転信号）のセレクタ４０７などが設けら
れている。クロックＣＬＫ０〜ＣＬＫ２はＬＳＩ１から
出力されるシステムクロックＣＬＫを使って生成され、
クロックＣＬＫ０はＳＲＡＭ１に供給され、またクロッ
クＣＬＫ２に同期して保持回路４０１，４０４が動作
し、クロックＣＬＫ１に同期して保持回路４０２が動作
する。ライトイネーブルＷＥ−Ｎ、出力イネーブルＯＥ
−ＮもシステムクロックＣＬＫを使って生成される。ま
た、保持回路４０１，４０２にはリセット信号が入力さ
れ、このリセット入力により初期化が可能となってい
る。さらに、ＯＲゲート４０３は、ラッチ出力イネーブ
ル（ラッチ出力Ｅ）により制御されるようになってい
る。

【００４８】ＢＩＳＴ回路１０から取得されたフェイル
ビット情報は、シリアル−パラレル変換され、パス／フ
ェイル判定信号が前段の保持回路４０１で保持され、さ
らにＯＲゲート４０３で、後段の保持回路４０２に保持
されているＳＲＡＭ３からの読み出し値と論理和され、
ＳＲＡＭ３に対してデータとして書き込まれる。保持回
路４０１，４０２にリセット入力があった場合にはデー
タを初期化する。フェイルアドレスは、保持回路４０４
で保持され、セレクタ４０５を介してＳＲＡＭ３に対し
てアドレスとして供給される。ライトイネーブルＷＥ−
Ｎはセレクタ４０６を介し、出力イネーブルＯＥ−Ｎは
セレクタ４０７を介して、それぞれＳＲＡＭ３に対して
供給される。また、セレクタ４０５〜４０７をテスタ２
から制御する場合には、アドレス、ライトイネーブルＷ
Ｅ−Ｎ、出力イネーブルＯＥ−Ｎをテスタ２から供給す
ることも可能となっている。このフェイルビットマップ
情報を取得する動作は図１１〜図１５において後述す
る。

【００４９】演算器５は、各ＳＲＡＭ３に書き込まれた
データを入力とし、１６個のＳＲＡＭ３に取得されたフ
ェイルビットマップ情報をパラレル−シリアル変換して
取り込み、テスタ２による読み出し時に、ＬＳＩ１の被
テスト回路２０のテスト結果としてテスタ２に対して出
力するための回路である。

【００５０】次に、図６により、ＬＳＩのテストにおい
て、論理回路を活性／非活性状態に制御する場合の構成
の一例を説明する。図６は論理回路を活性／非活性状態
に制御する場合を説明するための構成図である。

【００５１】ＬＳＩ１のテストにおいて、被テスト回路
２０の論理回路２０１，２０２を活性／非活性状態に制
御する場合は、論理回路２０１，２０２とＤＲＡＭ２０
４の動作状態、またはＤＲＡＭ２０４のみの動作状態に
切り替えてテストを行うことができる。たとえば、論理
回路２０１，２０２を活性状態にした場合には、論理回
路２０１，２０２とＤＲＡＭ２０４が接続された通常動
作状態においてＬＳＩ１の機能テストが行われる。一
方、論理回路２０１，２０２を非活性状態にした場合に
は、論理回路２０１，２０２がスルーとなり、ＤＲＡＭ
２０４にのみの直接的なＤＲＡＭテストが行われる。

【００５２】次に、図７により、テストを実行する場合
の概略手順の一例を説明する。図７はテストを実行する
場合の概略手順を説明するためのフロー図である。

【００５３】テストは、たとえば一例として、書き込み
／読み出し、マーチング、チェッカー、ディスターブ−
リフレッシュなどが行われる。なお、ＤＲＡＭ２０４の
テストパターンについては、単純なセルスタック不良の
場合、メモリセルに“１”と“０”を書き込み、そのデ
ータを読み出すだけで不良検出ができるが、メモリセル
間の干渉、デコーダの多重選択などの不良の場合、注目
メモリセルと隣接メモリセルとのアクセスデータの組み
合わせ、あるいは注目アドレスと隣接アドレスとのアク
セスデータの組み合わせなどを考慮しなければ不良検出
ができない。このように、不良検出率を向上するため、
様々な不良モードに対応したテストパターンが用いられ
る。書き込み／読み出し、マーチング、チェッカー、デ
ィスターブ−リフレッシュの他に、ギャロッピング、ピ
ンポン、ウォーキング、バタフライなどもある。

【００５４】（１）テストの開始に先だって、ＬＳＩ１
の内部のテストプログラムを記憶するプログラムレジス
タ１０１のリセットを行う（ステップＳ１０１）。

【００５５】（２）書き込み／読み出しのテストパター
ンでテストを実行する。この書き込み／読み出しでは、
まずテスタ２からプログラムを入力し、その後、書き込
み／読み出しテストを実行する（ステップＳ１０２，Ｓ
１０３）。この書き込み／読み出しテストでは、ＤＲＡ
Ｍ２０４を初期化した後、アドレスをインクリメントし
ながら“０”書き込み（ｗｒｉｔｅ）／“０”読み出し
（ｒｅａｄ）、さらに“１”書き込み／“１”読み出し
を行い、続いてアドレスをデクリメントしながら“０”
書き込み／“０”読み出し、さらに“１”書き込み／
“１”読み出しを行い、終了となる。そして、書き込み
／読み出しテストを終了した後、テスト結果を読み出し
てパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）判定を行う
（ステップＳ１０４）。この判定の結果、パスの場合
（ステップＳ１０５）は次のテストに進み、フェイルの
場合は、フェイル（Ｆａｉｌ）値、フェイルビットマッ
プ（Ｆａｉｌ Ｂｉｔ Ｍａｐ）を取得し、テスト終了
となる（ステップＳ１０６〜Ｓ１０８）。

【００５６】（３）チェッカーのテストパターンでテス
トを実行する。このチェッカーでは、まずプログラムレ
ジスタ１０１を初期化した後に、テスタ２からプログラ
ムを入力し、その後、ＤＲＡＭ２０４のチェッカーテス
トを実行する（ステップＳ１０９〜Ｓ１１１）。そし
て、チェッカーテストを終了した後、テスト結果を読み
出してパス／フェイル判定を行う（ステップＳ１１
２）。この判定の結果、パスの場合（ステップＳ１１
３）は次のテストに進み、フェイルの場合は、フェイル
値、フェイルビットマップを取得し、テスト終了となる
（ステップＳ１１４〜Ｓ１１６）。

【００５７】（４）ディスターブ−リフレッシュのテス
トパターンでテストを実行する。このディスターブ−リ
フレッシュでは、まずプログラムレジスタ１０１を初期
化した後に、テスタ２からプログラムを入力し、その
後、ＤＲＡＭ２０４のディスターブ−リフレッシュテス
トを実行する（ステップＳ１１７〜Ｓ１１９）。そし
て、ディスターブ−リフレッシュテストを終了した後、
テスト結果を読み出してパス／フェイル判定を行う（ス
テップＳ１２０）。この判定の結果、パスの場合（ステ
ップＳ１２１）はテスト終了（ステップＳ１２５）とな
り、フェイルの場合は、フェイル値、フェイルビットマ
ップを取得し、テスト終了となる（ステップＳ１２２〜
Ｓ１２４）。

【００５８】次に、図８により、テストパターンを生成
する場合の一例を説明する。図８はテストパターンを生
成する場合を説明するためのタイミング図である。ここ
では、前述したマーチングテストを実行するときのテス
トパターンを生成する場合を例に示す。

【００５９】テストパターンは、前述したＢＩＳＴ回路
１０のプログラムレジスタ１０１で指定する書き込み
値、期待値およびアドレスと、タイミングレジスタ１０
２で指定するタイミングをマージして生成される。たと
えば、書き込み値は１６ビット、期待値は１６ビット、
アドレスは１８ビットで指定され、０〜２５６ｋの各ア
ドレスにおけるＤＡＴＡ（０）〜ＤＡＴＡ（１５）の書
き込み値、ＤＡＴＡ（０）〜ＤＡＴＡ（１５）の期待値
の論理に基づいて、ロウアドレスストローブＲＡＳ−Ｎ
（ＲＡＳ−ＮはＲＡＳの反転信号）、カラムアドレスス
トローブＣＡＳ−Ｎ（ＣＡＳ−ＮはＣＡＳの反転信
号）、ライトイネーブルＷＥ−Ｎ（ＷＥ−ＮはＷＥの反
転信号）などのタイミングが生成される。このタイミン
グにおいては、最初にアドレスインクリメントによる
“０”書き込み／“０”読み出し、“１”書き込み／
“１”読み出しを行い、続いてアドレスデクリメントに
よる“０”書き込み／“０”読み出し、“１”書き込み
／“１”読み出しが行われる。

【００６０】次に、図９、図１０により、テストのパス
／フェイルのみの判定を行う場合の手順の一例を説明す
る。図９はテストのパス／フェイルのみの判定を行う場
合の手順を説明するためのフロー図、図１０はそのタイ
ミング図である。

【００６１】（１１）ＬＳＩ１の外部のテスタ２からＬ
ＳＩ１に対して外部クロックｃｌｋを入力し、この外部
クロックｃｌｋを逓倍してシステムクロックＣＬＫを生
成し、このシステムクロックＣＬＫに同期させてテスト
を実行する（ステップＳ２０１）。さらに、テスタ２か
らＬＳＩ１に対してＢＩＳＴ活性化信号を入力し、この
ＢＩＳＴ活性化信号によってＢＩＳＴ動作を開始する
（ステップＳ２０２）。そして、ＢＩＳＴプログラム／
タイミング、プログラムストローブを入力し、各種のテ
ストパターンを生成してテストを行う（ステップＳ２０
３）。ここで、ＬＳＩ１の外部のテスタ２は待機状態と
なり、ＬＳＩ１の内部の動作に移行する。

【００６２】（１２）ＬＳＩ１の内部のＢＩＳＴ回路１
０において、ＢＩＳＴプログラム／タイミングのプログ
ラムレジスタ１０１、タイミングレジスタ１０２への入
力が完了しているので、自動的にテストプログラムの実
行を開始する（ステップＳ２０４）。ここでは、ＢＩＳ
Ｔ制御論理回路１０３でプログラムが実行される。さら
に、制御信号ジェネレータ１０６から被テスト回路２０
に、動作切り替えの制御信号を入力して、被テスト回路
２０を通常動作の入出力からＢＩＳＴ回路１０を使用し
た入出力に切り替える（ステップＳ２０５）。そして、
論理回路２０１，２０２の活性／非活性の制御信号を入
力して、論理回路２０１，２０２を活性状態にした通常
動作状態における機能テストや、非活性状態にしたＤＲ
ＡＭ２０４のみのＤＲＡＭテストを行う（ステップＳ２
０６）。

【００６３】（１３）アドレスジェネレータ１０４から
ロウアドレスＲｏｗ Ａｄｄｒｅｓｓ、カラムアドレス
Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓのアドレス、ロウアドレ
スストローブＲＡＳ、カラムアドレスストローブＣＡ
Ｓ、ライトイネーブルＷＥのメモリ制御信号、データジ
ェネレータ１０５から書き込み値ＷＤをそれぞれ発生
し、被テスト回路２０のＤＲＡＭ２０４にデータを書き
込む（ステップＳ２０７）。さらに、アドレス／メモリ
制御信号を発生し、ＤＲＡＭ２０４のデータを読み出し
値Ｏｕｔｐｕｔ Ｄａｔａとして読み出す（ステップＳ
２０８）。そして、期待値比較回路１０７において、読
み出し値を書き込み値の期待値と比較する（ステップＳ
２０９）。この比較の結果、一致したときのパス（Ｐａ
ｓｓ）、一致しないときのフェイル（Ｆａｉｌ）のパス
／フェイル判定信号を、パス／フェイル判定信号保持回
路１０８に保持する（ステップＳ２１０）。このパス／
フェイル判定信号は、一度フェイルしたときにロックさ
れるモードを使用する。これを、アドレスをインクリメ
ントまたはデクリメントしながら繰り返す。そして、全
てのアドレスについて実行したらテストプログラムが終
了する（ステップＳ２１１）。ここで、ＬＳＩ１の外部
の動作に移行する。

【００６４】（１４）テスタ２で、ＬＳＩ１のパス／フ
ェイル判定信号保持回路１０８に保持されたパス／フェ
イル判定信号を読み出す（ステップＳ２１２）。これに
より、パス／フェイルのみの判定を行う場合のテストが
終了する（ステップＳ２１３）。

【００６５】次に、図１１、図１２により、テストのフ
ェイルビットマップ情報を出力する場合の手順の一例を
説明する。図１１はテストのフェイルビットマップ情報
を出力する場合の手順を説明するためのフロー図、図１
２はそのタイミング図である。

【００６６】テストのフェイルビットマップ情報を出力
する場合の手順は、前述したテストのパス／フェイルの
みの判定を行う場合の手順と、ステップＳ３０１〜Ｓ３
０９については同じなので説明を省略し、ステップ３１
０からの手順を説明する。

【００６７】（２１）被テスト回路２０のＤＲＡＭ２０
４からの読み出し値ＯｕｔｐｕｔＤａｔａ〔０−１５〕
と、ＤＲＡＭ２０４に書き込んだ書き込み値ＷＤ〔０−
１５〕の期待値との比較結果から、フェイルビットマッ
プデータ生成回路１０９においてフェイルビットマップ
（Ｆａｉｌ Ｂｉｔ Ｍａｐ）情報を生成し、逐次、外
部のＳＲＡＭ３にインターリーブ方式により出力する
（ステップＳ３１０）。このとき、ＳＲＡＭ３では、逐
次、フェイルビットマップ情報を読み出して保持する
（ステップＳ３１１）。このフェイルビットマップ情報
は、パス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）判定信
号、ロウアドレスＲｏｗ Ａｄｄｒｅｓｓ、カラムアド
レスＣｏｌｕｍｎ Ａｄｄｒｅｓｓ、Ｄａｔａ

〔０〕〜
Ｄａｔａ〔１３〕Ｐａｓｓ／Ｆａｉｌ判定信号を含む冗
長救済情報である。

【００６８】（２２）ＬＳＩ１の内部において、テスト
プログラムが終了すると（ステップＳ３１２）、ＬＳＩ
１の外部の動作に移行する。そして、テスタ２で、ＳＲ
ＡＭ３に保持されたフェイルビットマップ情報を読み出
す（ステップＳ３１３）。これにより、フェイルビット
マップ情報を出力する場合のテストが終了する（ステッ
プＳ３１４）。

【００６９】次に、図１３、図１４、図１５により、テ
スタでフェイルビットマップ情報を取得する場合の手順
の一例を説明する。図１３はテスタでフェイルビットマ
ップ情報を取得する場合の手順を説明するためのフロー
図、図１４、図１５はそのタイミング図である。

【００７０】テスタ２でフェイルビットマップ情報を取
得する場合は、ＳＲＡＭ３への書き込み、ＳＲＡＭ３か
らの読み出し、ＳＲＡＭ３の初期化を行う。

【００７１】（３１）ＳＲＡＭ３への書き込み方法で
は、ＳＲＡＭ３へのアドレス、ライトイネーブルＷＥ−
Ｎ、出力イネーブルＯＥ−Ｎの入力をＢＩＳＴ回路１０
の側に切り替える（ステップＳ４０１）。そして、図１
４のタイミングに従い、１６個のＳＲＡＭ３に対してイ
ンターリーブ方式により書き込みを行う（ステップＳ４
０２）。すなわち、各ＳＲＡＭ〈０〉〜〈１５〉にアド
レス〈０〉〜〈１５〉を入力し、最初に読み出しを行
い、次に同じアドレス〈０〉〜〈１５〉に読み出し値と
Ｄａｔａ

〔０〕〜〔１５〕パス（Ｐａｓｓ）／フェイル
（Ｆａｉｌ）判定信号の論理和を書き込む。このとき、
クロックＣＬＫ０〜ＣＬＫ２に同期させ、ラッチ出力Ｅ
（イネーブル）、ライトイネーブルＷＥ−Ｎ〈０〉〜
〈１５〉、出力イネーブルＯＥ−Ｎ〈０〉〜〈１５〉を
印加して制御する。

【００７２】（３２）ＳＲＡＭ３からの読み出し方法で
は、ＳＲＡＭ３へのアドレス、ライトイネーブルＷＥ−
Ｎ、出力イネーブルＯＥ−Ｎの入力をテスタ３の側に切
り替える（ステップＳ４０３）。そして、図１５のタイ
ミングに従い、１６個のＳＲＡＭ３の読み出しを行う
（ステップＳ４０４）。すなわち、各ＳＲＡＭ〈０〉〜
〈１５〉にアドレスを入力し、データを読み出す。この
とき、クロックＣＬＫ０に同期させ、ライトイネーブル
ＷＥ−Ｎ、出力イネーブルＯＥ−Ｎを印加して制御す
る。

【００７３】（３３）ＳＲＡＭ３の初期化の方法では、
ＳＲＡＭ３へのアドレス、ライトイネーブルＷＥ−Ｎ、
出力イネーブルＯＥ−Ｎの入力をテスタ３の側に切り替
える（ステップＳ４０５）。そして、図１５のタイミン
グに従い、１６個のＳＲＡＭ３に対してインターリーブ
方式により、各ＳＲＡＭ３に“０”の書き込みを行う
（ステップＳ４０６）。すなわち、各ＳＲＡＭ〈０〉〜
〈１５〉にアドレスを入力し、リセット入力に“０”を
書き込む。このとき、クロックＣＬＫ０に同期させ、ラ
イトイネーブルＷＥ−Ｎ、出力イネーブルＯＥ−Ｎを印
加して制御する。

【００７４】以上のようにして、ＳＲＡＭ３への書き込
み、ＳＲＡＭ３からの読み出し、ＳＲＡＭ３の初期化を
行うことで、テスタ２でフェイルビットマップ情報を取
得することができる。

【００７５】従って、本実施の形態の半導体装置、この
半導体装置のテスト装置、さらにテスト方法によれば、
ＬＳＩ１の内部のＢＩＳＴ回路１０をプログラムレジス
タ１０１、タイミングレジスタ１０２、ＢＩＳＴ制御論
理回路１０３、アドレスジェネレータ１０４、データジ
ェネレータ１０５、制御信号ジェネレータ１０６、期待
値比較回路１０７、パス／フェイル判定信号保持回路１
０８、フェイルビットマップデータ生成回路１０９、ク
ロックジェネレータ１１０などから構成し、さらにＬＳ
Ｉ１とテスタ２の間にＳＲＡＭ３を接続した構成とする
ことで、以下のような効果を得ることができる。

【００７６】（１）パス／フェイル判定信号を保持する
ためのパス／フェイル判定信号保持回路１０８、フェイ
ルビットマップ情報を高速で出力するためのフェイルビ
ットマップデータ生成回路１０９をＢＩＳＴ回路１０の
内部に設けることにより、ＬＳＩ１の外部の高速なＳＲ
ＡＭ３に、高速で被テスト回路２０のＤＲＡＭ２０４の
フェイルビットマップ情報を出力し、テスト終了後に低
速なテスタ２でＳＲＡＭ３に蓄えておいたフェイルビッ
トマップ情報を低速で読み出すことができる。

【００７７】（２）ＬＳＩ１とテスタ２の間に高速なＳ
ＲＡＭ３を設けることにより、テスト実行中に、ＳＲＡ
Ｍ３の動作周波数の数倍の周波数で出力されるフェイル
ビットマップの冗長救済情報を高速でＳＲＡＭ３にイン
ターリーブ方式により書き込込むことができるので、テ
スト終了後に低速でテスタ２に読み出すことが可能とな
る。

【００７８】（３）前記（１），（２）により、フェイ
ルビットマップの冗長救済情報の情報量、外部クロック
ｃｌｋを逓倍したテスタ２の限界周波数以上の周波数で
テストするＢＩＳＴ回路１０、いわゆる高速ＢＩＳＴの
テスト周波数の制限がなくなるため、メモリテストに高
速ＢＩＳＴを用いたときの冗長回路数、テスト周波数を
容易に大きくすることができるため、メモリの歩留ま
り、性能の向上が見込めるようになる。

【００７９】（４）ＢＩＳＴ回路１０の内部にメモリ制
御信号のタイミングを設定するタイミングレジスタ１０
２を設けることにより、外部からタイミングレジスタ１
０２に値を設定し、メモリテスト時にメモリ制御信号の
タイミングを変えて自由に設定することができるので、
特にマージン不良などの不良検出率を向上することが可
能となる。

【００８０】（５）前記（４）により、マージン不良検
出率が飛躍的に向上するため、ＢＩＳＴ回路１０を使用
したＤＲＡＭ２０４の不良スクリーニングを可能とする
ことができる。すなわち、メモリ制御信号のタイミング
が固定された従来のＢＩＳＴ回路では、ＤＲＡＭなどの
マージン不良が多い回路の十分なスクリーニングは実質
上不可能であったが、本実施の形態のようにタイミング
レジスタ１０２を設けることでスクリーニングが良好に
可能となる。

【００８１】（６）ＢＩＳＴ回路１０の内部に被テスト
回路２０の論理回路２０１，２０２の活性／非活性を制
御するための制御信号ジェネレータ１０６を設けること
により、論理回路２０１，２０２を活性状態にしたとき
は論理回路２０１，２０２とＤＲＡＭ２０４が接続され
た通常動作状態をテストすることができ、また論理回路
２０１，２０２を非活性状態にしたときはＤＲＡＭ２０
４のみを直接テストすることができる。

【００８２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００８３】たとえば、前記実施の形態においては、内
部にＤＲＡＭを有するＬＳＩのテストを行う場合につい
て説明したが、本発明は、特に汎用ＤＲＡＭ、論理混載
ＤＲＡＭに効果的であり、さらにＳＲＡＭなどの各種メ
モリ回路を有する半導体装置などにも広く応用すること
ができる。

【００８４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８５】（１）パス／フェイルの情報を低速で出力
するための回路の他に、フェイルアドレスの冗長救済情
報を高速で出力するための回路を設けることで、ＬＳＩ
の外部の高速なＳＲＡＭに高速で冗長救済情報を出力す
ることができるので、テスト終了後に低速なテスタでＳ
ＲＡＭに蓄えておいた冗長救済情報を低速で読み出すこ
とが可能となる。

【００８６】（２）ＬＳＩとテスタの間に高速なＳＲＡ
Ｍを設けることで、テスト実行中に、ＳＲＡＭの動作周
波数の数倍の周波数で出力される冗長救済情報を高速で
ＳＲＡＭにインターリーブ方式により書き込み、この冗
長救済情報をテスト終了後に低速でテスタに読み出すこ
とができるので、冗長救済情報の情報量、外部クロック
を逓倍したテスタの限界周波数以上の周波数でテストす
る、高速ＢＩＳＴのテスト周波数の制限がなくなるた
め、メモリテストに高速ＢＩＳＴを用いたときの冗長回
路数、テスト周波数を容易に大きくすることができるた
め、メモリの歩留まり、性能の向上を実現することが可
能となる。

【００８７】（３）ＢＩＳＴ回路内にメモリ制御信号の
タイミングを設定するレジスタを設けることで、メモリ
テスト時にメモリ制御信号のタイミングを自由に設定す
ることができるので、特にマージン不良などの不良検出
率が向上し、この結果、ＢＩＳＴ回路を使用したＤＲＡ
Ｍの不良スクリーニングが可能となる。

【００８８】（４）ＢＩＳＴ回路内に論理回路の活性／
非活性を制御する回路を設けることで、論理回路の活性
／非活性を切り替えることができるので、論理回路を活
性状態にしたときは論理回路とメモリ回路が接続された
通常動作状態をテストすることができ、また論理回路を
非活性状態にしたときはメモリ回路のみを直接テストす
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置のテスト装
置を示す概略構成図である。

【図２】本発明の一実施の形態において、ＬＳＩを構成
するＢＩＳＴ回路、被テスト回路を詳細に示す構成図で
ある。

【図３】本発明の一実施の形態において、被テスト回路
を構成するＤＲＡＭを詳細に示す構成図である。

【図４】本発明の一実施の形態において、ＬＳＩからＳ
ＲＡＭにフェイルビットマップ情報をインターリーブ方
式により取得する場合を説明するための構成図である。

【図５】本発明の一実施の形態において、インターリー
ブ方式を詳細に説明するための構成図である。

【図６】本発明の一実施の形態において、論理回路を活
性／非活性状態に制御する場合を説明するための構成図
である。

【図７】本発明の一実施の形態において、テストを実行
する場合の概略手順を説明するためのフロー図である。

【図８】本発明の一実施の形態において、テストパター
ンを生成する場合を説明するためのタイミング図であ
る。

【図９】本発明の一実施の形態において、テストのパス
／フェイルのみの判定を行う場合の手順を説明するため
のフロー図である。

【図１０】本発明の一実施の形態において、テストのパ
ス／フェイルのみの判定を行う場合の手順を説明するた
めのタイミング図である。

【図１１】本発明の一実施の形態において、テストのフ
ェイルビットマップ情報を出力する場合の手順を説明す
るためのフロー図である。

【図１２】本発明の一実施の形態において、テストのフ
ェイルビットマップ情報を出力する場合の手順を説明す
るためのそのタイミング図である。

【図１３】本発明の一実施の形態において、テスタでフ
ェイルビットマップ情報を取得する場合の手順を説明す
るためのフロー図である。

【図１４】本発明の一実施の形態において、テスタでフ
ェイルビットマップ情報を取得する場合の手順（ＳＲＡ
Ｍへの書き込み）を説明するためのタイミング図であ
る。

【図１５】本発明の一実施の形態において、テスタでフ
ェイルビットマップ情報を取得する場合の手順（ＳＲＡ
Ｍからの読み出し、ＳＲＡＭの初期化）を説明するため
のタイミング図である。

【符号の説明】

１ ＬＳＩ １０ ＢＩＳＴ回路 １０１ プログラムレジスタ １０２ タイミングレジスタ １０３ ＢＩＳＴ制御論理回路 １０４ アドレスジェネレータ １０５ データジェネレータ １０６ 制御信号ジェネレータ １０７ 期待値比較回路 １０８ パス／フェイル判定信号保持回路 １０９ フェイルビットマップデータ生成回路 １１０ クロックジェネレータ １１１，１１２ セレクタ ２０ 被テスト回路 ２０１，２０２ 論理回路 ２０３ アドレス制御回路 ２０４ ＤＲＡＭ ２０４１ メモリマット ２０４２ ロウデコーダ ２０４３ カラムデコーダ ２０４４ メインアンプ ２０５〜２０７ セレクタ ２ テスタ ３ ＳＲＡＭ ４ インターリーブ用ＬＳＩ ４０１，４０２，４０４ 保持回路 ４０３ ＯＲゲート ４０５〜４０７ セレクタ ５ 演算器

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｑ (72)発明者 長谷川 雅俊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 小林 徹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中山 道明 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 榊原 秀樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 北村 暢章 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 澤本 英雄 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 (72)発明者 西山 隆 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 (72)発明者 久米 正二 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 2G132 AA08 AB01 AB03 AC03 AG01 AK29 5L106 AA01 DD24 EE02 GG03 GG07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリ回路と、 前記メモリ回路のテスト結果であるパス／フェイル判定
   の情報と、フェイルアドレス情報とを出力するための回
   路とを有することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記メモリ回路をテストするテスト制御信号のタイミン
   グを設定するためのレジスタをさらに有することを特徴
   とする半導体装置。
3. 【請求項３】 メモリ回路と、このメモリ回路をテスト
   するためのＢＩＳＴ回路とを含み、このＢＩＳＴ回路
   は、 前記メモリ回路のテストプログラムを記憶するための第
   １レジスタと、 前記メモリ回路のテスト制御信号のタイミングを設定す
   るための第２レジスタと、 前記第１レジスタに記憶されたテストプログラムおよび
   前記第２レジスタに記憶されたテスト制御信号のタイミ
   ングで前記メモリ回路をテストし、パス／フェイル判定
   情報とフェイルアドレス情報とを出力するための回路と
   を有することを特徴とする半導体装置。
4. 【請求項４】 メモリ回路と、このメモリ回路の入力／
   出力に接続された論理回路と、前記メモリ回路および前
   記論理回路をテストするためのＢＩＳＴ回路とを含み、
   このＢＩＳＴ回路は、 前記メモリ回路および前記論理回路のテストプログラム
   を記憶するための第１レジスタと、 前記メモリ回路および前記論理回路のテスト制御信号の
   タイミングを設定するための第２レジスタと、 前記第１レジスタの出力に基づいて制御動作を行う制御
   回路と、 前記制御回路により前記論理回路を活性状態にしたとき
   は前記第１レジスタに記憶されたテストプログラムおよ
   び前記第２レジスタに記憶されたテスト制御信号のタイ
   ミングで前記論理回路と前記メモリ回路が接続された通
   常動作状態をテストし、前記論理回路を非活性状態にし
   たときは前記第１レジスタに記憶されたテストプログラ
   ムおよび前記第２レジスタに記憶されたテスト制御信号
   のタイミングで前記メモリ回路のみを直接テストし、パ
   ス／フェイル判定情報およびフェイルアドレス情報を出
   力するための回路とを有することを特徴とする半導体装
   置。
5. 【請求項５】 メモリ回路、およびこのメモリ回路のフ
   ェイルアドレス情報を出力するための回路を含む半導体
   装置と、 前記半導体装置の外部に接続され、前記フェイルアドレ
   ス情報を出力するための回路から出力された前記メモリ
   回路のフェイルアドレス情報を保持するためのメモリ装
   置と、 前記メモリ装置に保持された前記メモリ回路のフェイル
   アドレス情報を取得するためのテスタとを有し、 前記メモリ回路のフェイルアドレス情報を出力するため
   の回路から前記メモリ装置に出力して、前記メモリ装置
   に前記メモリ回路のフェイルアドレス情報を書き込み、 前記メモリ装置に書き込まれた前記メモリ回路のフェイ
   ルアドレス情報を前記テスタに読み出し、前記テスタに
   て前記メモリ回路のフェイルアドレス情報を取得するこ
   とを特徴とする半導体装置のテスト方法。
6. 【請求項６】 メモリ回路、およびこのメモリ回路のフ
   ェイルアドレス情報を出力するための回路を含む半導体
   装置と、 前記半導体装置の外部に接続され、前記フェイルアドレ
   ス情報を出力するための回路から出力された前記メモリ
   回路のフェイルアドレス情報を保持するための複数のメ
   モリ装置と、 前記複数のメモリ装置に保持された前記メモリ回路のフ
   ェイルアドレス情報を取得するためのテスタとを有し、 前記メモリ回路をテストした結果であるフェイルアドレ
   ス情報を出力するための回路から前記複数のメモリ装置
   に出力して、前記メモリ装置のそれぞれに前記メモリ回
   路のフェイルアドレス情報を書き込み、 前記メモリ装置のそれぞれに書き込まれた前記メモリ回
   路のフェイルアドレス情報を前記テスタにより読み出
   し、前記テスタにて前記メモリ回路のフェイルアドレス
   情報を取得することを特徴とする半導体装置のテスト方
   法。
7. 【請求項７】 請求項６記載の半導体装置のテスト方法
   において、 前記メモリ装置のそれぞれに前記メモリ回路のフェイル
   アドレス情報の書き込みを行う際に、前記半導体装置か
   らクロックを前記メモリ装置のそれぞれに供給すること
   を特徴とする半導体装置のテスト方法。