TWI831399B - 半導體晶片及序列檢查電路 - Google Patents

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Abstract

一種半導體晶片，包含一實體層以及一處理電路。該實體層包含一輸入輸出電路、至少一序列檢查電路以及至少一訊號傳輸路徑，其中該至少一序列檢查電路用以根據經由該輸入輸出電路傳輸的一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號。該處理電路電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態。

Description

半導體晶片及序列檢查電路
本揭示內容係有關於一種半導體晶片，且特別是指一種包含序列檢查電路的半導體晶片。
在高頻寬記憶體的規範中，指令/位址實體層（command/address PHY，CAPHY）被設計為僅有傳輸端，而沒有接收端。因此，在可測試性設計（design for testability，DFT）中，指令/位址實體層沒有像資料位元組實體層（data quadword PHY，DQPHY）一樣有資料回送式樣（loopback pattern）的機制，以供測試檢驗。有鑑於此，有必要對現有設計進行改善，以滿足要求。
本揭示內容的一態樣為一半導體晶片。該半導體晶片包含一實體層以及一處理電路。該實體層包含一輸入輸出電路、至少一序列檢查電路以及至少一訊號傳輸路徑，其中該至少一序列檢查電路用以根據經由該輸入輸出電路傳輸的一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號。該處理電路電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態。
本案的另一態樣為一序列檢查電路。該序列檢查電路用以檢查經由一實體層的一訊號傳輸路徑傳輸的一測試資料訊號，並包含一移位暫存器電路以及一輸出端邏輯閘。該移位暫存器電路用以根據一時脈訊號的複數個上升緣及複數個下降緣對該測試資料訊號的複數個資料值中的每一者進行一次檢查，以輸出一第一檢查結果訊號。該輸出端邏輯閘用以接收該第一檢查結果訊號，以輸出一測試結果訊號，其中該測試結果訊號用以指示該訊號傳輸路徑的運作狀態。
藉由序列檢查電路，本揭示內容的半導體晶片可建立一個適用於指令/位址實體層的資料回送式樣機制，以提升可測試性設計的覆蓋範圍。此外，藉由對測試資料訊號的每個資料值檢查至少一次，本揭示內容的序列檢查電路能大幅減少正反器的使用數量，以縮減電路面積。
下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。
關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
為了方便說明起見，本案說明書和圖式中使用的元件符號中的小寫英文索引1~n，只是為了方便指稱個別的元件，並非有意將前述元件的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件符號時沒有指明該元件符號的索引，則代表該元件符號是指稱所屬元件群組中不特定的任一元件。例如，元件符號11[1]指稱的對象是訊號產生電路11[1]，而元件符號11指稱的對象則是訊號產生電路11[1]~11[n]中不特定的任意訊號產生電路。
請參閱第1圖，第1圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片100的方塊圖。於一些實施例中，如第1圖所示，半導體晶片100包含一處理電路10以及一實體層（physical layer，PHY）20。具體而言，處理電路10可藉由系統單晶片（SoC）來實現，且實體層20可藉由指令/位址實體層（command/address PHY，CAPHY）來實現。
首先，詳細說明處理電路10及實體層20的結構。於一些實施例中，處理電路10包含n個訊號產生電路11[1]~11[n]，其中n為大於1的正整數。
於一些實施例中，n個訊號產生電路11[1]~11[n]彼此具有相同的結構，但本揭示內容並不以此為限。為簡潔起見，以下將以訊號產生電路11[1]為例詳細說明。如第1圖所示，訊號產生電路11[1]包含複數個序列產生電路110[1]~110[4]，但序列產生電路的數量並不以此為限。具體而言，序列產生電路110[1]~110[4]各自藉由一偽隨機二進位序列（Psuedo Random Binary Sequence，PRBS）產生器來實現。PRBS產生器的結構為本揭示內容所屬技術領域中具通常知識者所熟知，故不在此贅述。
於一些實施例中，實體層20電性耦接於處理電路10，並包含邏輯電路21[1]~21[n]、第一輸入輸出（input/output，I/O）電路23[1]~23[n]、一鎖相迴路（phase lock loop，PLL）電路25、一第二輸入輸出電路27以及一運算電路29。如前所述，n為大於1的正整數。如第1圖所示，多個邏輯電路21[1]~21[n]分別電性耦接於第一輸入輸出電路23[1]~23[n]，且分別耦接於訊號產生電路11[1]~11[n]。此外，鎖相迴路電路25耦接於邏輯電路21[1]~21[n]，第二輸入輸出電路27亦耦接於邏輯電路21[1]~21[n]，且運算電路29耦接於第二輸入輸出電路27。
於一些實施例中，n個邏輯電路21[1]~21[n]彼此具有相同的結構，但本揭示內容並不以此為限。為簡潔起見，以下將以邏輯電路21[1]為例進行說明。如第1圖所示，邏輯電路21[1]包含一序列檢查電路210以及一子邏輯電路212，且子邏輯電路212耦接於訊號產生電路11[1]。具體而言，子邏輯電路212可藉由一並行-串列（parallel-to-serial）轉換電路來實現。並行-串列轉換電路的結構為本揭示內容所屬技術領域中具通常知識者所熟知，故不在此贅述。對應於藉由PRBS產生器來實現的序列產生電路110，序列檢查電路210可藉由一PRBS檢查器來實現。序列檢查電路210的結構將於後續段落中搭配第2圖詳細說明。
於一些實施例中，n個第一輸入輸出電路23[1]~23[n]及第二輸入輸出電路27彼此亦具有相同的結構，但本揭示內容並不以此為限。具體而言，第一輸入輸出電路23[1]~23[n]各自包含一發射路徑（圖中未示）以及一接收路徑（圖中未示），且第二輸入輸出電路27也包含一發射路徑（圖中未示）以及一接收路徑（圖中未示）。應當理解，第一輸入輸出電路23[1]~23[n]及第二輸入輸出電路27可藉由本揭示內容所屬技術領域中具通常知識者所熟知的輸入輸出電路來實現，故不在此贅述其結構。
請參閱第2圖，第2圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路210的電路圖。於一些實施例中，如第2圖所示，序列檢查電路210包含一移位暫存器（shift register）電路SR1、一第一閂鎖電路LH1以及一輸出端邏輯閘LG_o1。具體而言，第一閂鎖電路LH1耦接於移位暫存器電路SR1的一輸出端及輸出端邏輯閘LG_o1的一輸入端之間。
此外，雖未繪示於第2圖中，應當理解，移位暫存器電路SR1的一資料輸入端耦接於第1圖中的第一輸入輸出電路23[1]，移位暫存器電路SR1的一時脈輸入端耦接於第1圖中的第二輸入輸出電路27，且輸出端邏輯閘LG_o1的一輸出端耦接於第1圖中的處理電路10。
於一些實施例中，如第2圖所示，移位暫存器電路SR1包含複數個第一正反器FF1[1]~FF1[3]、複數個第二正反器FF2[1]~FF2[3]、一反（NOT）閘IVT、一第三正反器FF3、一第一邏輯閘LG1、一第四正反器FF4以及一第二邏輯閘LG2。多個第一正反器FF1[1]~FF1[3]序列連接，且多個第二正反器FF2[1]~FF2[3]序列連接。第三正反器FF3耦接於第二正反器FF2[3]的一資料輸出端。第一邏輯閘LG1耦接於第一正反器FF1[3]的一資料輸出端、第三正反器FF3的一資料輸出端及第四正反器FF4的一資料輸入端。第二邏輯閘LG2耦接於第一正反器FF1[1]的一資料輸出端及第四正反器FF4的一資料輸出端。
於第2圖的實施例中，第一邏輯閘LG1藉由一互斥或（XOR）閘來實現，第二邏輯閘LG2藉由一反互斥或（XNOR）閘來實現，而輸出端邏輯閘LG_o1可藉由一反（NOT）閘來實現。然而，本揭示內容並不以此為限。
於一些實施例中，半導體晶片100用以電性耦接於一記憶體電路（未示於第1圖中）。如此一來，處理電路10可透過實體層20發送指令訊號及/或位址訊號至記憶體電路。於一些實施例中，使用者可利用處理電路10在半導體晶片100進行封裝以前對實體層20進行測試，以防止因為實體層20的不正常運作而導致記憶體電路接收到錯誤的訊號。以下將詳細說明處理電路10對於實體層20的測試操作。
請再次參閱第1圖，於一些實施例中，序列產生電路110[1]~110[4]用以根據預先設定好的多個種子值（或多個初始值）分別產生第一資料序列SP[1]~SP[4]。舉例來說，序列產生電路110[1]根據第一種子值產生第一資料序列SP[1]，序列產生電路110[2]根據第二種子值產生第一資料序列SP[2]，序列產生電路110[3]根據第三種子值產生第一資料序列SP[3]，且序列產生電路110[4]根據第四種子值產生第一資料序列SP[4]。應當理解，第一種子值、第二種子值、第三種子值及第四種子值可全部相同或全部不相同，亦可部分相同且部分不相同。據此，第一資料序列SP[1]~SP[4]可全部相同或全部不相同，亦可部分相同且部分不相同。
於一些實施例中，第一資料序列SP[1]~SP[4]每一者具有複數個資料值，且每個資料值可為邏輯「1」或邏輯「0」。換言之，第一資料序列SP[1]~SP[4]每一者可由邏輯「1」及邏輯「0」排列組成。值得注意的是，以序列產生電路110[1]為例，在序列產生電路110[1]輸出2 M-1個資料值後，序列產生電路110[1]下一次所輸出的2 M-1個資料值將與先前輸出的2 M-1個資料值有相同的排列，其中M為PRBS產生器的階數（例如：4、7、15、23、31等）。序列產生電路110[2]~110[4]亦具有相似的運作，故不在此贅述。應當理解，在已知種子值及PRBS產生器的階數的情況下，第一資料序列SP[1]~SP[4]每一者的多個資料值是可預測的。
請參閱第3A圖，第3A圖為根據本揭示內容的一些實施例所繪示的半導體晶片100內的多個訊號的時序圖。於一些實施例中，藉由設定第一種子值、第二種子值、第三種子值及第四種子值，訊號產生電路11[1]相當於經由多個序列產生電路110[1]~110[4]將一參考資料序列SS的多個資料值平行輸出。以參考資料序列SS中的前八個資料值（於第3A圖中以編號(1)~(8)表示）為例，隨著一時脈訊號CK中一脈衝的觸發，參考資料序列SS中編號(1)~(4)的資料值經多個序列產生電路110[1]~110[4]平行輸出。又，隨著時脈訊號CK中次一脈衝的觸發，參考資料序列SS中編號(5)~(8)的資料值經多個序列產生電路110[1]~110[4]平行輸出。
於一些實施例中，如第1圖所示，鎖相迴路電路25用以根據時脈訊號CK產生另一時脈訊號XCK1至多個邏輯電路21[1]~21[n]。如第3A圖所示，時脈訊號CK具有一週期T1。於一些實施例中，時脈訊號XCK1與時脈訊號CK之間的頻率差異對應於第一資料序列SP[1]~SP[4]的數量。舉例來說，第1圖中第一資料序列SP[1]~SP[4]的數量為4個，因此時脈訊號XCK1的頻率則對應地為時脈訊號CK的頻率的4倍，但本揭示內容並不限於此。
如第1圖所示，運算電路29用以根據時脈訊號XCK1產生又另一時脈訊號XCK2至第二輸入輸出電路27。於一些實施例中，運算電路29可藉由除法電路來實現，以使時脈訊號XCK2的頻率低於時脈訊號XCK1的頻率。舉例來說，時脈訊號XCK2的頻率可為時脈訊號XCK1的頻率的0.5倍。由上述說明可知，時脈訊號XCK2的頻率可為時脈訊號CK的頻率的2倍。
於一些實施例中，如第1圖所示，第二輸入輸出電路27用以透過前述發射路徑接收時脈訊號XCK2，並用以透過前述接收路徑將時脈訊號XCK2作為又另一時脈訊號CK_t傳輸至序列檢查電路210。也就是說，第二輸入輸出電路27用以根據時脈訊號XCK2輸出時脈訊號CK_t。時脈訊號CK_t具有一週期T2。於一些實施例中，如第3A圖所示，週期T2為週期T1的一半。換言之，時脈訊號CK_t的頻率為時脈訊號CK的頻率的2倍，亦即，時脈訊號CK_t的頻率實質上與時脈訊號XCK2相同。然而，本揭示內容並不限於此。舉例來說，於其他實施例中，第二輸入輸出電路27用以根據時脈訊號CK或時脈訊號XCK1輸出時脈訊號CK_t。注意的是，第二輸入輸出電路27的接收路徑通常被關閉或禁能，且僅在實體層20的測試期間被開啟或致能。
於一些實施例中，子邏輯電路212用以接收第一資料序列SP[1]~SP[4]，以輸出一第二資料序列CA_o。如第1圖所示，子邏輯電路212用以接收多個第一資料序列SP[1]~SP[4]，並用以根據時脈訊號XCK1將平行輸入的多個第一資料序列SP[1]~SP[4]轉換為串列輸出的第二資料序列CA_o。於一些實施例中，第二資料序列CA_o的多個資料值的排序與第3A圖所示的參考資料序列SS的多個資料值的排序實質上相同。第二資料序列CA_o與參考資料序列SS的差異僅在於資料值的輸出頻率。此外，應當理解，第一資料序列SP[1]~SP[4]的數量及序列產生電路110[1]~110[4]的數量可依據需求改變，並不限於第1或3圖中的4個。舉例來說，於一些實施例中，訊號產生電路11包含至少一個序列產生電路，並用以產生至少一個第一資料序列，而子邏輯電路212用以接收該至少一個第一資料序列。
於一些實施例中，第一輸入輸出電路23[1]用以透過前述發射路徑接收第二資料序列CA_o，並用以透過前述接收路徑將第二資料序列CA_o作為一第三資料序列CA_i傳輸至序列檢查電路210。
由上述說明可知，當子邏輯電路212及第一輸入輸出電路23[1]正常運作時，第二資料序列CA_o的多個資料值的排序及第三資料序列CA_i的多個資料值的排序將與參考資料序列SS的多個資料值的排序實質上相同。反過來說，當子邏輯電路212及第一輸入輸出電路23[1]中的至少一者不正常運作時，第三資料序列CA_i的多個資料值的排序則可能與參考資料序列SS的多個資料值的排序不相同。邏輯電路21[2]~21[n]與第一輸入輸出電路23[2]~23[n]亦具有相似的配合運作以進行電路檢測。例如，第一輸入輸出電路23[2]用於將來自邏輯電路21[2]的子邏輯電路212的第二資料序列CA_o轉換為第三資料序列CA_i，並將第三資料序列CA_i輸入至邏輯電路21[2]的序列檢查電路210。注意的是，第一輸入輸出電路23[1]~23[n]的接收路徑通常被關閉或禁能，且僅在實體層20的測試期間被開啟或致能。
值得注意的是，如第1圖所示，本揭示內容的序列檢查電路210可檢查經由子邏輯電路212及第一輸入輸出電路23[1]傳輸的第三資料序列CA_i，以產生一測試結果訊號ERR至處理電路10。如此一來，處理電路10可根據測試結果訊號ERR判斷實體層20的每個子邏輯電路212及第一輸入輸出電路23[1]~23[n]的運作狀態。
請再次參閱第2圖，序列檢查電路210中的移位暫存器電路SR1用以接收第三資料序列CA_i及時脈訊號CK_t，並用以根據時脈訊號CK_t檢查第三資料序列CA_i，以輸出一第一檢查結果訊號ERRN_R。具體而言，如第2圖所示，移位暫存器電路SR1中的多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4均直接接收時脈訊號CK_t，而移位暫存器電路SR1中的多個第二正反器FF2[1]~FF2[3]均透過反閘IVT接收時脈訊號CK_t。換言之，多個第二正反器FF2[1]~FF2[3]實際上是接收到與時脈訊號CK_t反相的時脈訊號（圖中未示）。
以下將搭配第3B及4A~4B圖詳細說明移位暫存器電路SR1的操作。第3B圖為第3A圖中X部分的放大圖，第4A圖為根據本揭示內容的一些實施例所繪示的序列檢查電路210於一時間a1的電路圖，而第4B圖為根據本揭示內容的一些實施例所繪示的序列檢查電路210於一時間a2的電路圖。
於一些實施例中，移位暫存器電路SR1中的多個第一正反器FF1[1]~FF1[3]用以根據時脈訊號CK_t的多個上升緣（rising edge）依次暫存第三資料序列CA_i的多個奇數項的資料值，移位暫存器電路SR1中的多個第二正反器FF2[1]~FF2[3]則用以根據時脈訊號CK_t的多個下降緣（falling edge）依次暫存第三資料序列CA_i的多個偶數項的資料值，而移位暫存器電路SR1中的第三正反器FF3則用以根據時脈訊號CK_t的多個上升緣暫存第二正反器FF2[3]所暫存的資料值。
隨著時脈訊號CK_t中多個脈衝的觸發，於時間a1，多個第一正反器FF1[1]~FF1[3]、多個第二正反器FF2[1]~FF2[3]及第三正反器FF3各自暫存第三資料序列CA_i的多個資料值中的一對應者。以第3B圖中以編號(a)~(h)表示的資料值為例，如第4A圖所示，於時間a1，第一正反器FF1[1]暫存對應編號(f)的邏輯「1」，第一正反器FF1[2]暫存對應編號(d)的邏輯「1」，第一正反器FF1[3]暫存對應編號(b)的邏輯「0」，第二正反器FF2[1]暫存對應編號(e)的邏輯「0」，第二正反器FF2[2]暫存對應編號(c)的邏輯「0」，第二正反器FF2[3]暫存對應編號(a)的邏輯「0」，而第三正反器FF3暫存第二正反器FF2[3]所暫存的邏輯「0」（對應第3B圖中的編號(a)）。
與此同時，又如第4A圖所示，第一邏輯閘LG1用以根據第一正反器FF1[3]及第三正反器FF3於時間a1所暫存的資料值（即，對應編號(b)的邏輯「0」及對應編號(a)的邏輯「0」）計算一第一計算邏輯值（即，邏輯「0」）。
此外，第四正反器FF4用以根據時脈訊號CK_t的多個上升緣暫存第一邏輯閘LG1所計算的第一計算邏輯值。舉例來說，於時間a1，第四正反器FF4暫存第一邏輯閘LG1在時間a1之前所計算的邏輯「1」（此邏輯「1」是根據第3B圖中編號(a)的前兩個資料值計算出來的），而第一邏輯閘LG1於時間a1所計算的邏輯「0」還未被第四正反器FF4儲存。
請再次參閱第3B圖，在對應於時脈訊號的其中一個下降緣且在時間a1及時間a2之間的另一時間，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4不會被觸發，而多個第二正反器FF2[1]~FF2[3]各自經觸發而暫存其資料輸入端所接收的資料值。舉例來說，第二正反器FF2[1]暫存第3B圖中對應編號(g)的邏輯「0」，第二正反器FF2[2]暫存第二正反器FF2[1]於時間a1所暫存的邏輯「0」（對應第3B圖中的編號(e)），第二正反器FF2[3]暫存第二正反器FF2[2]於時間a1所暫存的邏輯「0」（對應第3B圖中的編號(c)）。
如第3B圖所示，於時間a2，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4各自經觸發而暫存其資料輸入端所接收的資料值，而多個第二正反器FF2[1]~FF2[3] 不會被觸發。舉例來說，如第4B圖所示，第一正反器FF1[1]暫存第三資料序列CA_i於時間a2的資料值（即，第3B圖中對應編號(h)的邏輯「0」），第一正反器FF1[2]暫存第一正反器FF1[1]於時間a1所暫存的邏輯「1」（對應第3B圖中的編號(f)），第一正反器FF1[3]暫存第一正反器FF1[2]於時間a1所暫存的邏輯「1」（對應第3B圖中的編號(d)），第三正反器FF3暫存第二正反器FF2[3]於前述另一時間所暫存的邏輯「0」（對應第3B圖中的編號(c)），而第四正反器FF4則暫存第一邏輯閘LG1於時間a1所計算的邏輯「0」。
此外，於時間a2，第二邏輯閘LG2用以根據第四正反器FF4所暫存的第一計算邏輯值（即，邏輯「0」）與第一正反器FF1[1]所暫存的資料值（即，邏輯「0」）計算一第一驗證邏輯值（即，邏輯「1」）作為第一檢查結果訊號ERRN_R。
總而言之，第一邏輯閘LG1根據多個第一正反器FF1[1]~FF1[3]中的一者（例如，第一正反器FF1[3]）與第三正反器FF3於時間a1所暫存的資料值計算第一計算邏輯值。接著，第二邏輯閘LG2根據第一計算邏輯值與多個第一正反器FF1[1]~FF1[3]中的另一者（例如，第一正反器FF1[1]）於時間a2所暫存的資料值計算第一驗證邏輯值。
於第3A圖的實施例中，參考資料序列SS及第三資料序列CA_i均為7階的偽隨機二進位序列（PRBS），但本揭示內容並不限於此。由7階的偽隨機二進位序列（PRBS）的生成原理可知，偽隨機二進位序列中七個連續資料值中的前二個資料值經過互斥或運算後得到的值等同於七個連續資料值之後的第八個資料值。根據此關係，移位暫存器電路SR1於時間a1比對根據第3B圖中編號(a)的前兩個資料值（亦即，邏輯「1」及邏輯「0」）所計算出的第一計算邏輯值是否等同於編號(f)的資料值，於時間a2比對根據編號(a)及(b)的兩個資料值所計算出的第一計算邏輯值是否等同於編號(h)的資料值，並在下一個時脈訊號CK_t的上升緣對根據編號(c)及(d)的兩個資料值所計算出的第一計算邏輯值進行比對。也就是說，移位暫存器電路SR1用以根據時脈訊號CK_t的多個上升緣及多個下降緣檢查第三資料序列CA_i，以產生第一檢查結果訊號ERRN_R。
由上述說明可知，隨著時脈訊號CK_t中多個脈衝的觸發，第2圖的移位暫存器電路SR1可不重複地對第三資料序列CA_i的其中兩個資料值進行驗證，來檢查第三資料序列CA_i是否具有預設之排序。應當理解，對根據編號(a)及(b)的兩個資料值所計算出的第一計算邏輯值的驗證相當於是移位暫存器電路SR1對編號(a)的資料值進行一次檢查，也相當於是移位暫存器電路SR1對編號(b)的資料值進行一次檢查。亦即，編號(a)及(b)的兩個資料值各自被檢查一次。依此類推，第三資料序列CA_i的多個資料值中的每一者將至少被檢查過一次。由此可知，藉由第2圖的移位暫存器電路SR1，序列檢查電路210用以根據時脈訊號CK_t對第三資料序列CA_i的多個資料值中的每一者進行至少一次檢查。
值得注意的是，由於第一檢查結果訊號ERRN_R於時間a2為邏輯「1」，第三資料序列CA_i中於時間a2所比對的至少一個資料值（即，編號(a)的資料值、編號(b)的資料值或編號(h)的資料值）應符合預期。應當理解，若第一檢查結果訊號ERRN_R於某一時間為邏輯「0」，則第三資料序列CA_i於所述某一時間所比對的至少一個資料值應不符合預期。據此，移位暫存器電路SR1所輸出的第一檢查結果訊號ERRN_R可指示第三資料序列CA_i的排序是否正常。
於一些實施例中，第一閂鎖電路LH1用以根據一控制訊號CLR選擇性地輸出第一檢查結果訊號ERRN_R至輸出端邏輯閘LG_o1。舉例來說，如第4B圖所示，第一閂鎖電路LH1根據第一電壓位準（例如，邏輯「0」）的控制訊號CLR輸出第一檢查結果訊號ERRN_R。
由上述說明還可知，要在第三資料序列CA_i的至少前七個資料值都輸入移位暫存器電路SR1之後，移位暫存器電路SR1對於第三資料序列CA_i的檢查才算是有意義的。因此，序列檢查電路210透過控制訊號CLR設定一段緩衝時間不輸出第一檢查結果訊號ERRN_R，以避免取得無意義的檢查結果。舉例來說，於第4A圖的實施例中，第二邏輯閘LG2亦根據第一邏輯閘LG1在時間a1之前所計算的第一計算邏輯值（即，第四正反器FF4所暫存的邏輯「1」）與第一正反器FF1[1]於時間a1所暫存的資料值（即，邏輯「1」）計算第一驗證邏輯值（即，邏輯「1」）作為第一檢查結果訊號ERRN_R。然而，由於此時控制訊號CLR被設定為具有不同於第一電壓位準的一第二電壓位準（即，邏輯「1」），第一閂鎖電路LH1將閂鎖第一檢查結果訊號ERRN_R。此時，第4A圖中所繪示在第一閂鎖電路LH1的輸出端的第一檢查結果訊號ERRN_R以及在輸出端邏輯閘LG_o1的輸出端的測試結果訊號ERR沒有意義。
於一些實施例中，如第4B圖所示，輸出端邏輯閘LG_o1用以根據第一檢查結果訊號ERRN_R的電壓位準輸出測試結果訊號ERR至處理電路10。
於一些實施例中，如第4B圖所示，當第一檢查結果訊號ERRN_R具有第二電壓位準（即，邏輯「1」），輸出端邏輯閘LG_o1輸出具有第一電壓位準（即，邏輯「0」）的測試結果訊號ERR。處理電路10根據具有第一電壓位準的測試結果訊號ERR判斷子邏輯電路212及第一輸入輸出電路23[1]正常運作。
當第一檢查結果訊號ERRN_R具有第一電壓位準（即，邏輯「0」），輸出端邏輯閘LG_o1輸出具有第二電壓位準（即，邏輯「1」）的測試結果訊號ERR。處理電路10根據具有第二電壓位準的測試結果訊號ERR判斷子邏輯電路212及第一輸入輸出電路23[1]中的至少一者未正常運作。由此可知，測試結果訊號ERR可指示用以傳輸第三資料序列CA_i的子邏輯電路212及第一輸入輸出電路23[1]~23[n]中對應一者的運作狀態。
由上述說明可知，本揭示內容的序列檢查電路210用以檢查經由實體層20的訊號傳輸路徑（即，子邏輯電路212及第一輸入輸出電路23[1]）傳輸的測試資料訊號（即，第三資料序列CA_i），但本揭示內容並不限於此。於其他實施例中，序列檢查電路210可將第二資料序列CA_o作為測試資料訊號接收並檢查，以單獨測試子邏輯電路212（即，訊號傳輸路徑）的運作狀態。
於上述實施例中，序列產生電路110[1]~110[4]每一者藉由7階的PRBS產生器來實現，因此序列檢查電路210亦藉由7階的PRBS檢查器來實現。舉例來說，移位暫存器電路SR1中的多個第一正反器FF1、多個第二正反器FF2及第三正反器FF3的數量總和為7個。然而，本揭示內容並不限於此。當PRBS產生器的階數改變時，多個第一正反器FF1、多個第二正反器FF2及第三正反器FF3的數量總和亦會相對應地改變，且第一邏輯閘LG1進行計算所需的資料值也可能相對應地從不同的正反器取得。此外，所述緩衝時間亦可能隨著PRBS產生器的階數改變而拉長或縮短。
於上述實施例中，如第2圖所示，序列檢查電路210用以根據時脈訊號CK_t對第三資料序列CA_i的多個資料值中的每一者進行至少一次檢查，但本揭示內容並不限於此。舉例來說，本揭示內容更提供一種序列檢查電路310，序列檢查電路310用以根據時脈訊號CK_t對第三資料序列CA_i的多個資料值中的每一者進行至少兩次檢查，具體如下所述。
請參閱第5圖，第5圖為根據本揭示內容的一些實施例所繪示的序列檢查電路310的電路圖。於一些實施例中，如第5圖所示，序列檢查電路310包含一移位暫存器電路SR2、一第一閂鎖電路LH1、一第二閂鎖電路LH2及一輸出端邏輯閘LG_o2。具體而言，第一閂鎖電路LH1耦接於移位暫存器電路SR2及輸出端邏輯閘LG_o2的一第一輸入端之間，而第二閂鎖電路LH2耦接於移位暫存器電路SR2及輸出端邏輯閘LG_o2的一第二輸入端之間。
應當理解，第5圖的移位暫存器電路SR2與第2圖的移位暫存器電路SR1不同。除了多個第一正反器FF1[1]~FF1[3]、多個第二正反器FF2[1]~FF2[3]、反閘IVT、第三正反器FF3、第一邏輯閘LG1、第四正反器FF4及第二邏輯閘LG2之外，第5圖的移位暫存器電路SR2還包含一第五正反器FF5、一第三邏輯閘LG3、一第六正反器FF6及一第四邏輯閘LG4。多個第一正反器FF1[1]~FF1[3]、多個第二正反器FF2[1]~FF2[3]、反閘IVT、第三正反器FF3、第一邏輯閘LG1、第四正反器FF4及第二邏輯閘LG2的連接類似於第2圖所示，故不再重複說明。如第5圖所示，第五正反器FF5耦接於第一正反器FF1[3]的資料輸出端。第三邏輯閘LG3耦接於第二正反器FF2[3]的資料輸出端、第五正反器FF5的一資料輸出端及第六正反器FF6的一資料輸入端。第四邏輯閘LG4耦接於第二正反器FF2[1]的一資料輸出端及第六正反器FF6的一資料輸出端。此外，第五正反器FF5及第六正反器FF6均透過反閘IVT接收時脈訊號CK_t。換言之，第五正反器FF5及第六正反器FF6實際上是接收到與時脈訊號CK_t反相的時脈訊號。
於第5圖的實施例中，第三邏輯閘LG3藉由一互斥或（XOR）閘來實現，第四邏輯閘LG4藉由一反互斥或（XNOR）閘來實現，而輸出端邏輯閘LG_o2可藉由一反及（NAND）閘來實現。此外，第一邏輯閘LG1及第二邏輯閘LG2的實施方式類似於第2圖所示，故不再重複說明。
以下將搭配第6A~6B及7A~7D圖詳細說明第5圖的移位暫存器電路SR2的操作。第6A圖為根據本揭示內容的一些實施例所繪示的半導體晶片100內的多個訊號的時序圖。第6B圖為第6A圖中Y部分的放大圖。第7A~7D圖為根據本揭示內容的一些實施例所繪示的序列檢查電路310於多個時間b1~b4的電路圖。
隨著時脈訊號CK_t中多個脈衝的觸發，於第6B圖中的時間b1，多個第一正反器FF1[1]~FF1[3]、多個第二正反器FF2[1]~FF2[3]、第三正反器FF3及第五正反器FF5各自暫存第三資料序列CA_i的多個資料值中的一對應者。以第6B圖中以編號(a)~(i)表示的資料值為例，如第7A圖所示，於時間b1，第一正反器FF1[1]暫存對應編號(f)的邏輯「1」，第一正反器FF1[2]暫存對應編號(d)的邏輯「1」，第一正反器FF1[3]暫存對應編號(b)的邏輯「0」，第二正反器FF2[1]暫存對應編號(e)的邏輯「0」，第二正反器FF2[2]暫存對應編號(c)的邏輯「0」，第二正反器FF2[3]暫存對應編號(a)的邏輯「0」，第三正反器FF3暫存第二正反器FF2[3]所暫存的邏輯「0」（對應第6B圖中的編號(a)），而第五正反器FF5暫存第一正反器FF1[3]於時間b1之前所暫存的邏輯「0」（即，第6B圖中編號(a)的前一個資料值）。
此外，第四正反器FF4根據時脈訊號CK_t的多個上升緣暫存第一邏輯閘LG1在時間b1之前所計算的邏輯「1」（此邏輯「1」是根據第6B圖中編號(a)的前兩個資料值計算出來的）。第六正反器FF6根據時脈訊號CK_t的多個下降緣暫存第三邏輯閘LG3在時間b1之前所計算的邏輯「0」（此邏輯「0」是根據第6B圖中編號(a)之前的兩個邏輯「1」計算出來的）。
於第6B圖中的時間b2，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4不會被觸發，而多個第二正反器FF2[1]~FF2[3]、第五正反器FF5及第六正反器FF6各自經觸發而暫存其資料輸入端所接收的資料值。舉例來說，如第7B圖所示，第二正反器FF2[1]暫存第6B圖中對應編號(g)的邏輯「0」，第二正反器FF2[2]暫存第二正反器FF2[1]於時間b1所暫存的邏輯「0」（對應第6B圖中的編號(e)），第二正反器FF2[3]暫存第二正反器FF2[2]於時間b1所暫存的邏輯「0」（對應第6B圖中的編號(c)），第五正反器FF5暫存第一正反器FF1[3]於時間b1所暫存的邏輯「0」（對應第6B圖中的編號(b)），而第六正反器FF6暫存第三邏輯閘LG3於時間b2之前（例如，時間b1）所計算的邏輯「0」（即，一第二計算邏輯值）。應當理解，因為多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4此時未被觸發，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4於時間b2所暫存的資料值與第7A圖所示的相同。
於第6B圖中的時間b3，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4各自經觸發而暫存其資料輸入端所接收的資料值，而多個第二正反器FF2[1]~FF2[3]、第五正反器FF5及第六正反器FF6不會被觸發。舉例來說，如第7C圖所示，第一正反器FF1[1]暫存第6B圖中對應編號(h)的邏輯「0」，第一正反器FF1[2]暫存第一正反器FF1[1]於時間b2所暫存的邏輯「1」（對應第6B圖中的編號(f)），第一正反器FF1[3]暫存第一正反器FF1[2]於時間b2所暫存的邏輯「1」（對應第6B圖中的編號(d)），第三正反器FF3暫存第二正反器FF2[3]於時間b2所暫存的邏輯「0」（對應第6B圖中的編號(c)），而第四正反器FF4則暫存第一邏輯閘LG1於時間b3之前（例如，時間b2）所計算的邏輯「0」（即，第一計算邏輯值）。應當理解，因為多個第二正反器FF2[1]~FF2[3]、第五正反器FF5及第六正反器FF6此時未被觸發，多個第二正反器FF2[1]~FF2[3]、第五正反器FF5及第六正反器FF6於時間b3所暫存的資料值與第7B圖所示的相同。
於第6B圖中的時間b4，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4不會被觸發，而多個第二正反器FF2[1]~FF2[3]、第五正反器FF5及第六正反器FF6各自經觸發而暫存其資料輸入端所接收的資料值。舉例來說，如第7D圖所示，第二正反器FF2[1]暫存第6B圖中對應編號(i)的邏輯「0」，第二正反器FF2[2]暫存第二正反器FF2[1]於時間b3所暫存的邏輯「0」（對應第6B圖中的編號(g)），第二正反器FF2[3]暫存第二正反器FF2[2]於時間b3所暫存的邏輯「0」（對應第6B圖中的編號(e)），第五正反器FF5暫存第一正反器FF1[3]於時間b3所暫存的邏輯「0」（對應第6B圖中的編號(d)），而第六正反器FF6暫存第三邏輯閘LG3於時間b4之前（例如，時間b3）所計算的邏輯「0」（即，第二計算邏輯值）。應當理解，因為多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4此時未被觸發，多個第一正反器FF1[1]~FF1[3]、第三正反器FF3及第四正反器FF4於時間b4所暫存的資料值與第7C圖所示的相同。
於第7A~7D圖的實施例中，第一邏輯閘LG1根據第一正反器FF1[3]及第三正反器FF3於時間b1及b2所暫存的資料值（即，對應編號(b)的邏輯「0」及對應編號(a)的邏輯「0」）計算第一計算邏輯值（即，邏輯「0」），並根據第一正反器FF1[3]及第三正反器FF3於時間b3及b4所暫存的資料值（即，對應編號(d)的邏輯「1」及對應編號(c)的邏輯「0」）計算第一計算邏輯值（即，邏輯「1」）。
於第7A~7D圖的實施例中，第二邏輯閘LG2於時間b1及b2比對根據第6B圖中編號(a)的前兩個資料值所計算出的第一計算邏輯值及對應編號(f)的資料值，並於時間b3及b4比對根據編號(a)及(b)的兩個資料值所計算出的第一計算邏輯值及對應編號(h)的資料值。
於第7A~7D圖的實施例中，第三邏輯閘LG3根據第二正反器FF2[3]及第五正反器FF5於時間b1所暫存的資料值（即，對應編號(a)的邏輯「0」及第6B圖中編號(a)的前一個邏輯「0」）計算第二計算邏輯值（即，邏輯「0」），根據第二正反器FF2[3]及第五正反器FF5於時間b2及b3所暫存的資料值（即，對應編號(c)的邏輯「0」及對應編號(b)的邏輯「0」）計算第二計算邏輯值（即，邏輯「0」），並根據第二正反器FF2[3]及第五正反器FF5於時間b4所暫存的資料值（即，對應編號(e)的邏輯「0」及對應編號(d)的邏輯「1」）計算第二計算邏輯值（即，邏輯「1」）。
於第7A~7D圖的實施例中，第四邏輯閘LG4於時間b1比對根據第6B圖中編號(a)之前的兩個邏輯「1」所計算出的第二計算邏輯值及對應編號(e)的資料值，於時間b2及b3比對根據第6B圖中編號(a)的前一個資料值及編號(a)的資料值所計算出的第二計算邏輯值及對應編號(g)的資料值，並於時間b4比對根據編號(b)及(c)的兩個資料值所計算出的第二計算邏輯值及對應編號(i)的資料值。
總而言之，第三邏輯閘LG3根據多個第二正反器FF2[1]~FF2[3]中的一者（例如，第二正反器FF2[3]）與第五正反器FF5於某一時間（例如，時間b2、時間b3）所暫存的資料值計算第二計算邏輯值。接著，第四邏輯閘LG4根據第二計算邏輯值與多個第二正反器FF2[1]~FF2[3]中的另一者（例如，第二正反器FF2[1]）於所述某一時間之後的另一時間（例如，時間b4）所暫存的資料值計算第二驗證邏輯值作為一第二檢查結果訊號ERRN_F。應當理解，第5、7A~7D圖中的第一邏輯閘LG1與第二邏輯閘LG2的操作與第2、4A~4B圖中的第一邏輯閘LG1與第二邏輯閘LG2的操作相同或類似，故不在此贅述。
由上述說明可知，移位暫存器電路SR2於時間b1比對根據第6B圖中編號(a)的前兩個資料值（亦即，邏輯「1」及邏輯「0」）所計算出的第一計算邏輯值是否等同於編號(f)的資料值，於時間b2比對根據第6B圖中編號(a)的前一個資料值（亦即，邏輯「0」）及編號(a)的資料值所計算出的第二計算邏輯值是否等同於編號(g)的資料值，於時間b3比對根據編號(a)及(b)的兩個資料值所計算出的第一計算邏輯值是否等同於編號(h)的資料值，並於時間b4比對根據編號(b)及(c)的兩個資料值所計算出的第二計算邏輯值是否等同於編號(i)的資料值。也就是說，移位暫存器電路SR2用以根據時脈訊號CK_t的多個上升緣及多個下降緣檢查第三資料序列CA_i，以產生第一檢查結果訊號ERRN_R及第二檢查結果訊號ERRN_F。
以編號(b)的資料值為例，第5圖的移位暫存器電路SR2在時間b3對編號(b)的資料值進行一次檢查以產生第一檢查結果訊號ERRN_R，並在時間b4對編號(b)的資料值進行另一次檢查以產生第二檢查結果訊號ERRN_F。依此類推，第三資料序列CA_i的多個資料值中的每一者至少被檢查過兩次。由此可知，藉由第5圖的移位暫存器電路SR2，序列檢查電路310用以根據時脈訊號CK_t對第三資料序列CA_i的多個資料值中的每一者進行至少兩次檢查。
於第5圖的實施例中，第一閂鎖電路LH1的操作與第2圖的第一閂鎖電路LH1的操作相同或類似，故不在此贅述。
於一些實施例中，第二閂鎖電路LH2用以根據控制訊號CLR選擇性地輸出第二檢查結果訊號ERRN_F至輸出端邏輯閘LG_o2。舉例來說，如第7A~7B圖所示，第二閂鎖電路LH2根據具有第二電壓位準（即，邏輯「1」）的控制訊號CLR閂鎖第二檢查結果訊號ERRN_F。如第7C~7D圖所示，第二閂鎖電路LH2根據具有第一電壓位準（即，邏輯「0」）的控制訊號CLR輸出第二檢查結果訊號ERRN_F。
於一些實施例中，如第7C~7D圖所示，輸出端邏輯閘LG_o2用以根據第一檢查結果訊號ERRN_R的電壓位準以及第二檢查結果訊號ERRN_F的電壓位準輸出測試結果訊號ERR至處理電路10。
當第一檢查結果訊號ERRN_R與第二檢查結果訊號ERRN_F均具有第二電壓位準（即，邏輯「1」），輸出端邏輯閘LG_o2輸出具有第一電壓位準（即，邏輯「0」）的測試結果訊號ERR。處理電路10根據具有第一電壓位準的測試結果訊號ERR判斷子邏輯電路212及第一輸入輸出電路23[1]正常運作。
當第一檢查結果訊號ERRN_R與第二檢查結果訊號ERRN_F中的至少一者具有第一電壓位準（即，邏輯「0」），輸出端邏輯閘LG_o2輸出具有第二電壓位準（即，邏輯「1」）的測試結果訊號ERR。處理電路10根據具有第二電壓位準的測試結果訊號ERR判斷子邏輯電路212及第一輸入輸出電路23[1]中的至少一者未正常運作。由此可知，測試結果訊號ERR可指示用以傳輸第三資料序列CA_i的子邏輯電路212及第一輸入輸出電路23[1]~23[n]中對應一者的運作狀態。
於第1圖的實施例中，當實體層20耦接於記憶體電路時，第一輸入輸出電路23[1]~23[n]可用以傳輸指令訊號及/或位址訊號至記憶體電路，而第二輸入輸出電路27可用以傳輸時脈訊號至記憶體電路。
於上述實施例中，請同時參閱第1及8A圖，半導體晶片100經過封裝後才與封裝完成的記憶體電路30電性耦接，但本揭示內容並不限於此。舉例來說，請參閱第8B圖，第8B圖為根據本揭示內容的一些實施例所繪示的半導體晶片200的方塊圖。於一些實施例中，如第8B圖所示，半導體晶片200的處理電路10、實體層20可與記憶體電路30封裝在一起。換言之，半導體晶片200可包含處理電路10、實體層20及記憶體電路30，其中半導體晶片200的處理電路10與實體層20的電路結構與運作相似於半導體晶片100的處理電路10與實體層20。於一些實施例中，如第8B圖所示，實體層20可直接耦接於記憶體電路30，但本揭示內容並不限於此。舉例來說，請參閱第8C圖，第8C圖為根據本揭示內容的一些實施例所繪示的半導體晶片300的方塊圖。於一些實施例中，半導體晶片300除了包含處理電路10、實體層20與記憶體電路30，還可包含一中介層（interposer）40，且實體層20與記憶體電路30經由中介層40間接耦接於彼此，其中半導體晶片300的處理電路10與實體層20的電路結構與運作相似於半導體晶片100的處理電路10與實體層20。具體而言，記憶體電路30可藉由高頻寬記憶體（high bandwidth memory）來實現。
由上述本揭示內容的實施方式可知，藉由序列檢查電路，本揭示內容的半導體晶片可建立一個適用於指令/位址實體層的資料回送式樣機制，以提升可測試性設計的覆蓋範圍。此外，藉由對測試資料訊號的每個資料值檢查至少一次，本揭示內容的序列檢查電路能大幅減少正反器的使用數量，以縮減電路面積。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
10:處理電路 11:訊號產生電路 20:實體層 21:邏輯電路 23:第一輸入輸出電路 25:鎖相迴路電路 27:第二輸入輸出電路 29:運算電路 30:記憶體電路 40:中介層 100,200,300:半導體晶片 110:序列產生電路 210,310:序列檢查電路 212:子邏輯電路 SS:參考資料序列 SP:第一資料序列 CA_o:第二資料序列 CA_i:第三資料序列 CLR:控制訊號 CK,XCK1,XCK2,CK_t:時脈訊號 ERR:測試結果訊號 ERRN_R:第一檢查結果訊號 ERRN_F:第二檢查結果訊號 FF1:第一正反器 FF2:第二正反器 FF3:第三正反器 FF4:第四正反器 FF5:第五正反器 FF6:第六正反器 LG1:第一邏輯閘 LG2:第二邏輯閘 LG3:第三邏輯閘 LG4:第四邏輯閘 LG_o1,LG_o2:輸出端邏輯閘 LH1:第一閂鎖電路 LH2:第二閂鎖電路 SR1,SR2:移位暫存器電路 IVT:反閘 T1,T2:週期 a1,a2,b1,b2,b3,b4:時間 X,Y:部分 (1)~(7),(a)~(i):編號
第1圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片的方塊圖。 第2圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路的電路圖。 第3A圖為根據本揭示內容的一些實施例所繪示的半導體晶片內的多個訊號的時序圖。 第3B圖為第3A圖中X部分的放大圖。 第4A~4B圖為根據本揭示內容的一些實施例所繪示的序列檢查電路於多個時間的電路圖。 第5圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路的電路圖。 第6A圖為根據本揭示內容的一些實施例所繪示的半導體晶片內的多個訊號的時序圖。 第6B圖為第6A圖中Y部分的放大圖。 第7A~7D圖為根據本揭示內容的一些實施例所繪示的序列檢查電路於多個時間的電路圖。 第8A~8C圖為根據本揭示內容的一些實施例所繪示的半導體晶片的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:處理電路
11:訊號產生電路
20:實體層
21:邏輯電路
23:第一輸入輸出電路
25:鎖相迴路電路
27:第二輸入輸出電路
29:運算電路
100:半導體晶片
110:序列產生電路
210:序列檢查電路
212:子邏輯電路
SP:第一資料序列
CA_o:第二資料序列
CA_i:第三資料序列
CK,XCK1,XCK2,CK_t:時脈訊號
ERR:測試結果訊號

Claims (20)

  1. 一種半導體晶片，包含：一實體層，包含一輸入輸出電路、至少一序列檢查電路、至少一訊號傳輸路徑以及一鎖相迴路電路，其中該至少一序列檢查電路用以根據經由該輸入輸出電路傳輸的一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號；以及一處理電路，包含至少一序列產生電路，其中該處理電路電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態，其中該鎖相迴路電路及該處理電路用以接收一系統時脈訊號，且該鎖相迴路電路用以根據該至少一序列產生電路的數量，將該系統時脈訊號轉換為該時脈訊號。
  2. 如請求項1所述之半導體晶片，其中該至少一測試資料訊號包含複數個資料值，且該至少一序列檢查電路用以根據該時脈訊號對該些資料值中的每一者進行至少一次檢查。
  3. 如請求項2所述之半導體晶片，其中該至少一序列檢查電路包含：一移位暫存器電路，用以根據該時脈訊號的複數個上升緣及複數個下降緣檢查該至少一測試資料訊號的該些資料值，以輸出一第一檢查結果訊號；以及 一輸出端邏輯閘，用以根據該第一檢查結果訊號的電壓位準輸出該至少一測試結果訊號。
  4. 如請求項3所述之半導體晶片，其中該移位暫存器電路包含：序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存奇數項的該些資料值；序列連接的複數個第二正反器，用以根據該時脈訊號的該些下降緣依次暫存偶數項的該些資料值；一第三正反器，用以根據該時脈訊號的該些上升緣暫存該些第二正反器中的一者所暫存的資料值；一第一邏輯閘，用以根據該些第一正反器中的一者於一第一時間所暫存的資料值及該第三正反器於該第一時間所暫存的資料值計算一第一計算邏輯值；一第四正反器，用以根據該時脈訊號的該些上升緣暫存該第一計算邏輯值；以及一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的另一者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號。
  5. 如請求項3所述之半導體晶片，其中該至少一序列檢查電路還包含：一第一閂鎖電路，耦接於該移位暫存器電路與該輸出端 邏輯閘之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘。
  6. 如請求項1所述之半導體晶片，其中該至少一測試資料訊號包含複數個資料值，且該至少一序列檢查電路用以根據該時脈訊號對該些資料值中的每一者進行至少兩次檢查。
  7. 如請求項6所述之半導體晶片，其中該至少一序列檢查電路包含：一移位暫存器電路，用以根據該時脈訊號的複數個上升緣及複數個下降緣檢查該至少一測試資料訊號的該些資料值，以輸出一第一檢查結果訊號及一第二檢查結果訊號；以及一輸出端邏輯閘，用以根據該第一檢查結果訊號的電壓位準以及該第二檢查結果訊號的電壓位準輸出該至少一測試結果訊號。
  8. 如請求項7所述之半導體晶片，其中該移位暫存器電路包含：序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存奇數項的該些資料值；序列連接的複數個第二正反器，用以根據該時脈訊號的該些下降緣依次暫存偶數項的該些資料值； 一第三正反器，用以根據該時脈訊號的該些上升緣暫存該些第二正反器中的一者所暫存的資料值；一第一邏輯閘，用以根據該些第一正反器中的一者於一第一時間所暫存的資料值及該第三正反器於該第一時間所暫存的資料值計算一第一計算邏輯值；一第四正反器，用以根據該時脈訊號的該些上升緣暫存該第一計算邏輯值；一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的另一者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號；一第五正反器，用以根據該時脈訊號的該些下降緣暫存該些第一正反器中的該者所暫存的資料值；一第三邏輯閘，用以根據該些第二正反器中的該者於一第三時間所暫存的資料值及該第五正反器於該第三時間所暫存的資料值計算一第二計算邏輯值；一第六正反器，用以根據該時脈訊號的該些下降緣暫存該第二計算邏輯值；以及一第四邏輯閘，用以根據該第二計算邏輯值與該些第二正反器中的另一者於該第三時間之後的一第四時間所暫存的資料值計算一第二驗證邏輯值作為該第二檢查結果訊號。
  9. 如請求項7所述之半導體晶片，其中該至少 一序列檢查電路還包含：一第一閂鎖電路，耦接於該移位暫存器電路與該輸出端邏輯閘的一第一輸入端之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘；以及一第二閂鎖電路，耦接於該移位暫存器電路與該輸出端邏輯閘的一第二輸入端之間，並用以根據該控制訊號選擇性地輸出該第二檢查結果訊號至該輸出端邏輯閘。
  10. 如請求項1所述之半導體晶片，其中該處理電路根據具有一第一電壓位準的該至少一測試結果訊號判斷該至少一訊號傳輸路徑正常運作；其中該處理電路根據具有一第二電壓位準的該至少一測試結果訊號判斷該至少一訊號傳輸路徑未正常運作，其中該第二電壓位準不同於該第一電壓位準。
  11. 如請求項1所述之半導體晶片，其中該半導體晶片還包含一記憶體電路，且該記憶體電路用以電性耦接於該實體層。
  12. 如請求項11所述之半導體晶片，其中該半導體晶片還包含一中介層，且該實體層與該記憶體電路經由該中介層耦接於彼此。
  13. 一種序列檢查電路，用以檢查經由一實體層 的一訊號傳輸路徑傳輸的一測試資料訊號，並包含：一移位暫存器電路，用以根據一時脈訊號的複數個上升緣及複數個下降緣對該測試資料訊號的複數個資料值中的每一者進行一次檢查，以輸出一第一檢查結果訊號，其中該時脈訊號為該實體層的一鎖相迴路電路根據耦接至該實體層的一處理電路中的至少一序列產生電路的數量，將該鎖相迴路電路接收的一系統時脈訊號進行轉換而產生；以及一輸出端邏輯閘，用以接收該第一檢查結果訊號，以輸出一測試結果訊號，其中該測試結果訊號用以指示該訊號傳輸路徑的運作狀態。
  14. 如請求項13所述之序列檢查電路，其中該移位暫存器電路包含：序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存奇數項的該些資料值；序列連接的複數個第二正反器，用以根據該時脈訊號的該些下降緣依次暫存偶數項的該些資料值；一第三正反器，用以根據該時脈訊號的該些上升緣暫存該些第二正反器中的一者所暫存的資料值；一第一邏輯閘，用以根據該些第一正反器中的一者於一第一時間所暫存的資料值及該第三正反器於該第一時間所暫存的資料值計算一第一計算邏輯值；一第四正反器，用以根據該時脈訊號的該些上升緣暫存 該第一計算邏輯值；以及一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的另一者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號。
  15. 如請求項13所述之序列檢查電路，其中該序列檢查電路還包含：一第一閂鎖電路，耦接於該移位暫存器電路與該輸出端邏輯閘之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘；其中該輸出端邏輯閘還用以根據該第一檢查結果訊號的電壓位準輸出該測試結果訊號。
  16. 如請求項13所述之序列檢查電路，其中該移位暫存器電路還用以根據該時脈訊號的該些上升緣及該些下降緣對該測試資料訊號的該些資料值中的每一者進行另一次檢查，以輸出一第二檢查結果訊號。
  17. 如請求項16所述之序列檢查電路，其中該移位暫存器電路包含：序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存奇數項的該些資料值；序列連接的複數個第二正反器，用以根據該時脈訊號的 該些下降緣依次暫存偶數項的該些資料值；一第三正反器，用以根據該時脈訊號的該些上升緣暫存該些第二正反器中的一者所暫存的資料值；一第一邏輯閘，用以根據該些第一正反器中的一者於一第一時間所暫存的資料值及該第三正反器於該第一時間所暫存的資料值計算一第一計算邏輯值；一第四正反器，用以根據該時脈訊號的該些上升緣暫存該第一計算邏輯值；一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的另一者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號；一第五正反器，用以根據該時脈訊號的該些下降緣暫存該些第一正反器中的該者所暫存的資料值；一第三邏輯閘，用以根據該些第二正反器中的該者於一第三時間所暫存的資料值及該第五正反器於該第三時間所暫存的資料值計算一第二計算邏輯值；一第六正反器，用以根據該時脈訊號的該些下降緣暫存該第二計算邏輯值；以及一第四邏輯閘，用以根據該第二計算邏輯值與該些第二正反器中的另一者於該第三時間之後的一第四時間所暫存的資料值計算一第二驗證邏輯值作為該第二檢查結果訊號。
  18. 如請求項17所述之序列檢查電路，其中該第一邏輯閘與該第三邏輯閘各自為互斥或(XOR)閘，且該第二邏輯閘與該第四邏輯閘各自為反互斥或(XNOR)閘。
  19. 如請求項16所述之序列檢查電路，其中該序列檢查電路還包含：一第一閂鎖電路，耦接於該移位暫存器電路與該輸出端邏輯閘的一第一輸入端之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘；以及一第二閂鎖電路，耦接於該移位暫存器電路與該輸出端邏輯閘的一第二輸入端之間，並用以根據該控制訊號選擇性地輸出該第二檢查結果訊號至該輸出端邏輯閘；其中該輸出端邏輯閘還用以根據該第一檢查結果訊號的電壓位準以及該第二檢查結果訊號的電壓位準輸出該測試結果訊號。
  20. 如請求項13所述之序列檢查電路，其中該輸出端邏輯閘為反及(NAND)閘。
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