CN107462829B - 用于3d集成电路中的互连测试的扫描结构 - Google Patents

Abstract

一种器件包括第一管芯和堆叠在所述第一管芯之下的第二管芯，所述第一管芯和所述第二管芯之间互连。所述第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个所述第一管芯和第二管芯包括多个锁存器和多个多路复用器，所述多个锁存器包含与每个互连对应的一个锁存器。每个多路复用器分别与所述多个锁存器的相应一个相连，并被设置为从所述功能性路径中接收和选择其中一个扫描测试图案或信号，以在所述第一管芯和第二管芯的扫描链测试期间输出。本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。

Description

用于3D集成电路中的互连测试的扫描结构

技术领域

本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。

背景技术

该3D-IC方法使用标准单镶嵌工艺、晶圆减薄和直接铜-铜热压接合的组合。混合接合是一种更加经济的管芯至晶圆集成工艺，适用于垂直堆叠和高密度的管芯至管芯互连。

通常，直接混合接合与管芯至管芯(D2D)和晶圆上晶圆(WoW)接合兼容。在直接混合接合中，管芯之间的双镶嵌铜和氧化硅混合界面作为全区域衬底接合机构和相应管芯上焊盘和/或通孔之间的导电连接。

测试性设计("DFT"，Design-for-Testing或Design for Testability)是指将特定的测试性功能添加到硬件产品设计的集成电路设计技术。DFT部件使得针对设计的硬件开发和应用各类制造测试更加容易。制造测试的目的是验证硬件产品不包含可能对产品的正常运行造成不利影响的制造缺陷。扫描链是DFT工艺中所实施技术的一个示例。

发明内容

根据本发明的一些实施例，提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯和所述第二管芯之间具有互连件，并且所述第一管芯或第二管芯中的至少一个具有执行功能和提供功能性路径的电路，其中，每个所述第一管芯和所述第二管芯包括：多个锁存器，包括与每个所述互连件对应的相应的锁存器；及多个多路复用器，每个多路复用器连接至所述多个锁存器的相应一个锁存器以及相应的功能性路径，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号，以在所述第一管芯和所述第二管芯的扫描链测试期间输出。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯或第二管芯中的至少一个包含电平转换器并且所述第一管芯与第二管芯之间具有互连件，所述第一管芯或第二管芯中的至少一个具有执行功能的电路，所述电路具有功能性路径，其中，每个所述第一管芯和第二管芯包括：多个锁存器和多个多路复用器，所述多个锁存器包含与每个所述互连件对应的相应锁存器，每个多路复用器与所述多个锁存器的相应锁存器和相应的功能性路径相连，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号以在所述第一管芯和第二管芯的扫描链测试期间输出。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯，具有设置在其上的多个第一锁存器，其中，所述多个第一锁存器的一个可操作地连接到所述多个第一锁存器的相邻的一个；及第二管芯，具有设置在其上的多个第二锁存器，其中，所述多个第二锁存器的一个可操作地连接到所述多个第二锁存器的相邻的一个，其中，所述第一管芯上的所述多个第一锁存器的每个锁存器对应于所述第二管芯上的所述第二多个锁存器中的一个锁存器，其中，每组对应的锁存器可操作地连接，并且其中，扫描路径包括含有所述多个第一锁存器和多个第二锁存器中的每个的闭环，其中，所述多个第二锁存器的一个通过反相器可操作地连接到所述多个第二锁存器的另一个。

根据本发明的又一些实施例，还提供了一种方法，包括以下步骤：选择具有多个锁存器的互连段，其中，所述多个锁存器中的一个锁存器通过反相器可操作地连接到所述多个锁存器中的另一个锁存器；在所选互连段上执行第一测试：如果所选互连段通过所述第一测试，则显示所选互连段无故障的说明；如果所选互连段未通过所述第一测试：则在所选互连段中的所述多个锁存器上执行第二测试：如果所述多个锁存器未通过所述第二测试，则确定所述故障是固定1故障还是固定0故障；以及确定所述故障的位置。

附图说明

结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种功能件未按比例绘制。实际上，为论述清楚，各功能件的尺寸可任意增加或减少。

图1A是根据一些实施例的混合接合的3DIC的截面图。

图1B是根据一些实施例的串行交叉扫描结构的示意图。

图2A是根据一些实施例的具有D触发器及扫描触发器的串行交叉扫描结构的示意图。

图2B是根据一些实施例的扫描触发器的示意图。

图2C是根据一些实施例的D触发器的示意图。

图3是根据一些实施例的具有D触发器及多路复用器的串行交叉扫描结构的示意图。

图4是根据一些实施例的在管芯之间具有非等量输入和输出的扫描结构的示意图。

图5是根据一些实施例的在触发器之间具有连接件的扫描结构的示意图，其中，触发器位于相同管芯内但彼此不邻近。

图6是根据一些实施例的具有多个扫描输出的扫描结构的示意图。

图7是根据一些实施例的具有共享功能触发器的扫描结构的示意图。

图8是根据一些实施例的具有电平转换器的扫描结构的示意图。

图9A是根据一些实施例的具有片上测试生成及比较的扫描结构的示意图。

图9B是根据一些实施例的用于片上测试生成的测试图案发生器示意图。

图9C是根据一些实施例的用于片上测试生成和比较的测试响应比较单元示意图。

图10是根据一些实施例的确定循环内置自测结构示意图。

图11是根据一些实施例的确定循环内置自测结构框图。

图12是根据一些实施例的四个触发器的无故障电路示意图及相应的逻辑表。

图13是根据一些实施例的在四个触发器的第一位置具有固定1故障的电路示意图及相应的逻辑表。

图14是根据一些实施例的在四个触发器的第二位置具有固定1故障的电路示意图及相应的逻辑表。

图15是根据一些实施例的在四个触发器的第三位置具有固定1故障的电路示意图及相应的逻辑表。

图16是根据一些实施例的在四个触发器的第四位置具有固定1故障的电路示意图及相应的逻辑表。

图17是根据一些实施例的在四个触发器的第一位置具有固定0故障的电路示意图及相应的逻辑表。

图18是根据一些实施例的具有处于持续故障的7个触发器的电路的逻辑表。

图19是根据一些实施例的具有处于设置故障的7个触发器的电路的逻辑表。

图20是根据一些实施例的具有7个触发器的无故障芯片上扫描链的示意图及相应的逻辑波形。

图21是根据一些实施例的7个触发器具有持续冲突的芯片上扫描链示意图及相应的逻辑波形。

图22是根据一些实施例的7个触发器具有设置冲突的芯片上扫描链示意图及相应的逻辑波形。

图23是根据一些实施例展示确定循环内置自测结构方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

图1A是根据一些实施例的混合接合的3D堆叠件截面图。顶部管芯100包括半导体(例如硅)衬底101，和底部管芯包括半导体(例如硅)衬底201。衬底101和201中都包括功能电路。功能电路中包括衬底101和102中所示的诸如晶体管的有源器件和各管芯中的互连件110、210。顶部管芯100的互连层110和底部管芯200的互连层210通过混合接合结构301和302连接。图1B是根据一些实施例的串行交叉扫描结构示意图。串行交叉扫描结构包括上部管芯1100和下部管芯1200。上部管芯1100堆叠在下部管芯1200的上方。根据一些实施例，上部管芯1100和下部管芯1200之间的接合为混合接合，这是一种用于垂直堆叠并可提供高密度的管芯至管芯互连的解决方案，具有低成本竞争优势。例如，根据一些实施例，互连件之间的节距为1um或更小。与堆叠管芯上有源器件之间的连接件包括衬底通孔(TSV)的3DIC相比，混合接合可减少泄漏、功耗和器件占用空间。每个线1302、1303、1304…1309均表示每个上部管芯1100和下部管芯1200中一个或多个通孔和/或一个或多个焊盘的组合。

在其他实施例中(未显示)，3DIC中堆叠管芯之间的互连件包括TSV。在其他实施例中(未显示)，3DIC是堆叠的CMOS封装件，其中层与层之间的互连件包括层间通孔(ITV)，也称为层级间通孔(ILV)。

扫描链的一些实施例包括以下信号组以控制和观察扫描机构。扫描_输入(SI)和扫描_输出(SO)分别为扫描链的输入和输出。移位使能引脚(SE，shift enable pin)是添加到设计的一种特殊信号。发出SE时，扫描链中的每个锁存器都将连接到移位寄存器的相应位。在测试IC期间，时钟信号用于控制链中的所有锁存器或触发器。可将任意测试图案(例如随机0和1的矢量)输入锁存器链，并可以读出每个锁存器的状态。

如图1B所示，该结构包括围绕上部管芯1100和下部管芯1200之间界面的包装器。包装器包括位于各管芯间连接1302-1309的每侧上的每个管芯1100、1200中的每个包装器单元(例如触发器1121-1128和1221-1228)。添加附加管芯内连接件1151-1154和1251-1253以形成扫描路径1900，其在扫描链测试期间用作移位寄存器。扫描移位路径(扫描路径)是扫描测试期间信号遵循的路线。根据一些实施例，扫描移位路径包括上部管芯和下部管芯中的锁存器及管芯之间相应的互连件和相同管芯中锁存器之间的连接件。根据一些实施例，扫描移位路径从扫描输入开始，至少在一个扫描输出处结束。扫描路径包括一组持续连接的锁存器和管芯之间及内部的互连件，用于将数据从扫描输入移位至扫描输出。

上部管芯1100包括测试和时钟控制单元1110和多个触发器1121、1122、1123、1124、1125、1126、1127和1128。根据一些实施例，触发器1121…1128属于相同的类型；根据其他实施例，触发器1121…1128属于两个或以上的不同类型。测试和时钟控制单元1110通过线1140传输时钟信号CLK1。时钟信号CLK1分别通过1141、1142、1143、1144、1145、1146、1147和1148控制触发器1121…1128。测试和时钟控制单元1110分别通过1131、1132、1133、1134、1135、1136、1137和1138控制触发器1121…1128。触发器1121的输出通过线1151传输到触发器1122的输入；触发器1123的输出通过线1152传输到触发器1124的输入；触发器1125的输出通过线1153传输到触发器1126的输入；触发器1127的输出通过线1154传输到触发器1128的输入。

同样地，下部管芯1200包括测试和时钟控制单元1210和多个触发器1221、1222、1223、1224、1225、1226、1227和1228。根据一些实施例，触发器1221…1228属于相同类型的触发器；根据其他实施例，触发器1221…1228属于不同类型的触发器。测试和时钟控制单元1210通过线1240传输时钟信号CLK2，时钟信号CLK2分别通过1241、1242、1243、1244、1245、1246、1247和1248控制触发器1221…1228。测试和时钟控制单元1210分别通过1231、1232、1233、1234、1235、1236、1237和1238控制触发器1221…1228。信号1301中的扫描被传输到触发器1221。触发器1222的输出通过线1251传输到触发器1223的输入；触发器1224的输出通过线1252传输到触发器1225的输入；触发器1226的输出通过线1253传输到触发器1227的输入；触发器1228的输出是扫描输出1310。上部管芯1100中的测试和时钟控制单元1110和下部管芯1200中的测试和时钟控制单元1210通过线1312通信。

通过虚线指定的管芯间扫描路径1900可通过在扫描移位路径中嵌入至少一个功能性路径创建。功能性路径不是仅出于测试目的专用于扫描链，而是包含在执行其他非测试功能的功能电路中的路径。功能性路径可以在其中一个管芯内包括一个或多个互连线和/或互连通孔。根据一些实施例，嵌入式功能性路径包括其他无源和/或有源元件。扫描链在扫描链测试期间用作移位寄存器。在一些实施例中，与电路相连的功能性路径与扫描移位路径中的多路复用器相连，并且多路复用器可用于在与功能电路相连的功能性路径中选择测试图案输入或信号。这样，除图1B所示的互连外，这允许扫描链测试在整个功能性路径上进行。管芯间扫描路径1900从信号1301中的扫描开始，然后依次传输通过触发器1221、线1302、触发器1121、线1151、触发器1122、线1303、线1303、触发器1222、线1251、触发器1223、线1304、触发器1123、线1252、触发器1124、线1305、触发器1224、线1252、触发器1225、线1306、触发器1125等。管芯间扫描路径1900在上部管芯1100和下部管芯1200之间越过，直到到达下部管芯1200中的触发器1228。触发器1228的输出被传输到扫描输出1310，以完成管芯间扫描路径1900。如上讨论，功能性路径是包含在执行非扫描链测试功能的电路中的路径，并且这类功能性路径不是专用于扫描链包装器单元结构。功能性路径1302、1303、1304、1305、1306、1307、1308和1309嵌入在扫描路径1900的移位路径中。在扫描期间，CLK1和CLK2保持相同并同步。根据一些实施例，扫描链测试期间会扫描移位时钟频率，以检查由弱短路或开路和DC缺陷引起的定时相关的缺陷。根据一些实施例，扫描链测试期间，在50MHz至2GHz的范围内扫描时钟频率CLK1和CLK2。根据一些实施例，伪连接件已添加以在上部管芯和下部管芯之间形成包装器单元的连续链，以便有效地形成扫描链测试期间使用的单移位寄存器。根据一些实施例，通过在多个不同的时钟频率处的移位操作执行测试。每次时钟更改为新的频率，就会发生新的时钟前缘(clock leading edge)。每个触发器可以使用该新时钟的前缘以触发捕获。在该新时钟的前缘，触发器从其相应D输入向其相应Q输出输出捕获的值，以沿移位路径将数据移位。因此，通过设置扫描使能(SE＝0)触发捕获的单独捕获功能无要求。例如，根据一些实施例，扫描链测试图案由编程以执行诸如自动测试图案发生器(ATPG)的程序的通用处理器生成。如果低速下未通过扫描链测试，则检测硬缺陷。如果高速下未通过扫描链测试，则检测电阻或弱缺陷。根据一些实施例，低于50MHz的速度被视为低速，50MHz与500Mhz范围的速度被视为高速，而500MHz及以上的速度被视为超高速。如果3DIC未通过DC测试，则表明3DIC包含至少一个硬开路或短路缺陷。如果3DIC通过DC测试，则以第一频率执行AC测试。如果3DIC以第一频率通过AC测试，则增加移位频率并重复AC测试。一次或多次迭代增加移位频率，并重复AC测试直到3DIC未通过AC测试。3DIC通过扫描链测试的最大频率。AC缺陷的存在通过关联测量的通过频率和预期的移位频率计算。测试或移位频率是通过互连或功能性路径将数据从底部管芯1200传输到顶部管芯1100的速度。因此，最大通过移位频率反映互连或功能性路径的实际速度。图2A是根据一些实施例的具有D触发器及扫描触发器的串行交叉扫描结构的示意图。图2的示意图与图1中实施例显示的连接件2302-2308的顺序相同，但是图2中的实施例具有两种不同类型的触发器。触发器2121、2123、2125、2127、2222、2224、2226和2228为D触发器，而触发器2122、2124、2126、2128、2221、2223、2225和2227为“扫描触发器”。图2中的扫描触发器2800都包括图2B所示的常规D触发器2801和多路复用器2802。扫描触发器用于管芯间扫描测试，而D触发器用于管芯内扫描测试。扫描链遵循图1中实施的相同的移位路径。D触发器和扫描触发器的细节如图2B所示。

根据一些实施例，图2B是扫描触发器的示意图，而图2C是D触发器的示意图。扫描触发器2800包括常规D触发器2801和多路复用器2802。多路复用器2802具有两个输入：扫描输入2803和功能性路径输入2804。多路复用器2802的输出2805被传输到D触发器2801，D触发器的输出2806经由一个或多个导电通孔和/或一个或多个导电焊盘(未显示)被传输到另一个管芯。相比之下，D触发器2901经由输入2902从位于另一管芯中功能电路中的路径接收功能性路径信号，并且D触发器2901具有输出2903。功能电路是执行某项功能的其中一个管芯中的电路，并且不会在扫描链测试操作期间专门使用。

图3是根据一些实施例的具有D触发器及多路复用器的串行交叉扫描结构的示意图。图3中的实施例与图1中的实施例相似，除了图3的实施例中，多路复用器用于通过在与触发器中相同管芯内的功能电路从连接路径选择功能性路径信号或从触发器选择扫描链值输出。然后，多路复用器选择的值被提供给另一个管芯。

根据一些实施例，多路复用器3161在触发器3122的输出处插入。多路复用器3161的一个输入3161A接收触发器3122的输出，多路复用器3161的另一个输入3161B从上部管芯3100内的功能电路3170的功能性路径接收信号。多路复用器3161的输出通过管芯间功能性路径3303被传输到下部管芯3200中的触发器3222。同样地，多路复用器3162、3163和3164在上部管芯3100的相应的触发器3124、3126和3128的输出处插入，多路复用器3261、3262、3263和3264在下部管芯3200的相应触发器3221、3223、3225和3227的输出处插入。多路复用器输入3161B、3162B、3163B和3164B都连接到上部管芯3100中的功能电路和功能电路3170的功能性路径。同样地，下部管芯3200中多路复用器的输入3261B、3262B、3263B和3264B都连接到下部管芯3200的其他功能电路(未显示)。扫描链的扫描路径3900用虚线表示。

图4是根据一些实施例的在管芯之间具有非等量输入和输出的串行交叉扫描结构的示意图。例如，上部管芯4100和下部管芯4800可以属于不同的类型。在图4所示的示例中，上部管芯4100具有一个管芯间输出4309(如实线所示)，但是下部管芯4800具有四个管芯间输出4302、4304、4306、4308(如实线所示)。相比于图1，上部管芯中只有五个触发器，其中四个是从下部管芯接收输入的D触发器(即4121、4122、4123和4124)；上部管芯的第五触发器4125是向下部管芯提供输出的扫描触发器。下部管芯具有五个相应的触发器，其中四个是向上部管芯中相应的D触发器(即4121、4122、4123和4124)提供输出的扫描触发器(即4221、4222、4223和4224)；下部管芯中的第五触发器4225是从上部管芯中的扫描触发器4125接收输入的D触发器。

在一些实施例中，如图4所示，添加伪互连件4303、4305和4307(如虚线所示)，以便使得扫描链测试数据在上部管芯和下部管芯之间流动。根据一些实施例，添加伪连接件以在上部管芯和下部管芯之间形成包装器单元的连续链，以便有效地形成扫描链测试期间使用的单移位寄存器。伪连接件是为扫描链测试提供，但在其他操作(除扫描链测试外)期间不会被任何功能电路使用的互连件。由于管芯之间的伪互连件仅在扫描链测试期间(在正常操作期间不使用)使用，向伪互连件提供信号的相邻包装器单元不使用多路复用器以在测试图案输入信号和功能性路径输入信号之间选择。向伪互连件提供信号的相邻包装器单元可以包含锁存器，而无多路复用器。伪互连件4303、4305和4307允许触发器4121-4125和4201-4205在扫描链测试期间作为移位寄存器操作。扫描链的扫描路径4900在图4中如箭头所示，并依次包括触发器4201、4121、4222、4122、4223、4123、4224、4124、4125和4225。

图5是根据一些实施例的在触发器之间具有连接件的扫描结构的示意图，其中，触发器位于相同管芯内但彼此不邻近。上部管芯5100中有三个D触发器(5121、5122和5124)，用于从下部管芯5200中的相应扫描触发器(即5221、5222、5224)接收输入。上部管芯5100中有两个扫描触发器(5123和5125)，用于将输出发送到下部管芯5200中的相应D触发器(5223和5225)。此情况下，紧邻上部管芯5100内D触发器5121的触发器是另一个D触发器5122。在一些3DIC设计中，插入伪互连件以将D触发器5121的输出导向至下部管芯5200中相邻的扫描触发器5222，对于设计师而言是不切实际或不可取的。使用图5所示的方法，D触发器5121的输出5303可以导向至上部管芯中的不相邻的扫描触发器(例如5123)，这样，不相邻的触发器5123的输出5304穿过下部管芯5200，并连接到下部管芯5200中的D触发器5223。同样地，D触发器5223的输出5305导向至下部管芯5200中的扫描触发器5222。然后，扫描触发器5222的输出5306穿过上部管芯5100，并连接到D触发器5122。D触发器5122的输出5307再次穿过下部管芯5200，并连接到下部管芯5200中不相邻的扫描触发器5224。然后，移位路径继续通过5308穿过上部管芯5100到达D触发器5124，然后通过5309到达扫描触发器5125。通过5310穿过下部管芯5200中的D触发器5225后，移位路径在扫描输出5311处完成。扫描链的扫描路径5900用虚线说明。扫描路径5900依次包括触发器5221、5121、5123、5223、5222、5122、5224、5124、5125和5225。

图6是根据一些实施例的具有多个扫描输出的扫描结构的示意图。图6中的实施例与图2A中的实施例相似，除了不是只有一个扫描输出2310，存在用于扫描输出6310A、6310B、6310C和6310D的四个不同的分接头。第一扫描输出6310A来自D触发器6222和扫描触发器6223之间的路径，第二扫描输出6310B来自D触发器6224和扫描触发器6225之间的路径，第三扫描输出6310C来自D触发器6226和扫描触发器6227之间的路径，最后，第四扫描输出6310D来自D触发器6228的输出。多个扫描输出允许各种故障诊断算法的用户确定缺陷的具体位置。扫描链的扫描路径6900使用虚线说明，与上述参考图2A讨论的相似。

图7是根据一些实施例的具有共享功能触发器的扫描结构的示意图。图7中的实施例与图2A中的实施例相似，除了管芯内触发器7123、7125、7222和7224是“共享功能触发器”，而不是专用D触发器。共享功能触发器在扫描链测试期间使用，还由执行扫描链测试以外操作的其中一个管芯内的功能电路使用。D触发器7123和7125是上部管芯中功能电路7810的一部分。D触发器7222和7224是下部管芯中逻辑单元7820的一部分。管芯内触发器7123、7125、7222和7224不是专用于扫描链测试。相反，每个触发器7123、7125、7222和7224包含在单独的逻辑电路中(例如分别在自己的逻辑单元7810和7820中)。从功能的角度来看，在扫描链测试期间和正常操作期间使用共享触发器通常是可能的，但是为扫描链测试提供专用触发器可以在一些IC设计中简化布线。例如，在一些实施例中，图7中所示的共享触发器可用于减小管芯大小。图7中扫描链的扫描路径7900使用虚线示出，并依次包括触发器7221、7121、7122、7222、7223、7123、7124、7224、7225、7125、7126、7226、7227、7127、7228和7128。

图8是根据一些实施例的具有电平转换器的扫描结构的示意图。图8中的实施例与图4中的实施例相似，上部管芯8100中有四个D触发器8121、8122、8123和8124，用于分别从下部管芯8200中的扫描触发器8221、8222、8223和8224接收输入；上部管芯8100中有一个扫描触发器8125，用于将信号发送到下部管芯8200中的D触发器8225。扫描路径8900与图4中的扫描路径4900相似，并包括触发器8221、8121、8222、8122、8223、8123、8224、8124、8125和8225。区别在于沿着上部管芯和下部管芯之间的连接件中的扫描路径8900插入了八个电平转换器8401、8402、8403、8404、8405、8405、8407和8408。虽然示意图中显示管芯8100与8200之间的电平转换器8401-8408，但是单独的电平转换器也可以包含在上部管芯8100和/或下部管芯8200内。上部管芯和下部管芯之间电平转换器的实施允许在相同3DIC内包含具有两个或以上不同电压电平的管芯。当上部管芯和下部管芯实施不同的技术时，其电压电平可能不同。根据一些实施例，不同技术的上部管芯和下部管芯可以通过电平转换器堆叠在相同的3DIC内。电平转换器可以包含在图1至图7中的任一实施例中。扫描链的扫描路径8900使用虚线说明，并包括触发器8221、8121、8222、8122、8223、8123、8224、8124、8125和8225。

图9A是根据一些实施例的具有芯片上扫描链测试数据生成及比较的扫描结构的示意图。图9A中的实施例与图3中的实施例相似，上部管芯9100中具有八个触发器9121、9122、9123、9124、9125、9126、9127和9128，下部管芯9200中有八个触发器9221、9222、9223、9224、9225、9226、9227和9228。测试和时钟控制单元9210不同于测试和时钟控制单元3110和3210。与根据一些实施例从上部管芯和下部管芯外侧3301中的扫描接收测试(如图3所示)不同，测试图案在管芯中的测试和时钟控制单元9210内侧生成，包括扫描链移位图案中的第一触发器(例如图9A示例中的下部管芯9200)。扫描链测试数据序列在芯片上生成，然后通过互连件9301传输到第一触发器。然后，遵循与扫描路径3900相似的扫描路径，并且扫描输出9310被传输到测试和时钟控制单元9210，在测试和时钟控制单元9210中，可在芯片上进行比较。根据一些实施例，芯片上测试生成及比较有利于扫描链测试，而无需外部测试生成及比较。在其他实施例中，外部测试生成及比较可缩短测试生成及比较的时间。芯片上测试生成及比较可以实施到图1至图8中的任一实施例。扫描链的扫描路径9900使用虚线示出，并包括触发器9221、9121、9122、9222、9223、9123、9124、9224、9225、9125、9126、9226、9227、9127、9128和9228。

图9B是根据一些实施例的用于芯片上测试生成的测试图案发生器的示意图。D触发器901具有输出902，其被馈送到反相器903的输入。反相器的输出904反馈到D触发器901的输入。输出902可用作图9A中的扫描输入9301。在其他实施例中，使用其他测试图案发生器。

图9C是根据一些实施例的用于芯片上测试生成和比较的测试响应比较单元的示意图。扫描输出910通过作为输入906的计数器905馈送到比较器907。比较器907的另一个输入909根据扫描长度和生成的图案计算。输入906和输入909的值在比较器907中比较，并且输出908指示3DIC是否通过扫描链测试。

图1至图9C中的实施例可以相互组合，包括一个实施例并不排除另一个实施例。虽然上述示例包括两个管芯以简化说明，但是其中描述的方法和结构可以应用到包含两个以上管芯(例如四个、六个或八个管芯)的3DIC。

图10是根据一些实施例的确定循环内置自测结构示意图。图10中的实施例与9A中的实施例相似。上部管芯10100堆叠在下部管芯10200的顶部。根据一些实施例，上部管芯10100应用了八个触发器(10121、10122、10123、10124、10125、10126、10127和10128)，并且下部管芯10200中有八个触发器(10221、10222、10223、10224、10225、10226、10227和10228)。上部管芯10100中的八个触发器和下部管芯10200中的八个触发器以图9A中所示触发器相似的方式互连。上部管芯10100中的测试和时钟控制单元10110以与图9A中所示的相似的方式连接到上部管芯中的八个触发器。图10和图9A的区别在于下部管芯10200。下部管芯10200中第八触发器10228的输出10255连接到反相器10230。来自触发器10228的输出信号被反相器10230反转，然后被传输到两个不同的位置：首先，反转信号10251被传回到下部管芯10200中第一触发器10221的输入；其次，反转信号10251被传输到下部管芯10200中的分析仪单元10213。

上部管芯10100中的测试和时钟控制单元10110连接到下部管芯10200中的测试和时钟控制单元10211。锁相环(PLL)单元10212控制时钟和控制单元10211。时钟和控制单元10211的输出还被传输到下部管芯10200中的分析仪单元10213。时钟和控制单元10211将时钟信号传输到下部管芯10200中的八个触发器中的每个。时钟和控制单元10211还将置位和复位信号传输到下部管芯10200中的八个触发器中的每个。置位和复位信号被实施，以将触发器初始化。分析仪单元10213接受来自触发器扫描链及时钟和控制单元10211的信号，以执行分析任务，来诊断触发器扫描链中存在故障的类型，并找到其中故障的位置。扫描路径10900包括一组持续连接的锁存器和管芯之间及内部的互连件，用于将数据从扫描输入移位至扫描输出。根据一些实施例，扫描路径10900包括触发器10221、互连件10301、触发器10121、连接件10151、触发器10122、互连件10302、触发器10222、连接件10252、触发器10223、互连件10303、触发器10123、连接件10152、触发器10124、互连件10304、触发器10224、连接件10253、触发器10225、互连件10305、触发器10125、连接件10153、触发器10126、互连件10306、触发器10226、连接件10254、触发器10227、互连件10307、触发器10127、连接件10154、触发器10128、互连件10308、触发器10228、输出10255、反转输出信号的反相器10230及将反转的输出馈送到第一触发器10221的输入以形成扫描路径的连接件10251。分析和诊断步骤的细节将在下文讨论。

图11是根据一些实施例的确定循环内置自测结构的框图。确定循环内置自测结构11000包括多个互连段，互连段被标记为互连段1(11100)至互连段X(11200)。确定循环内置自测结构11000还包括多路复用器11300、用于计算持续冲突数的第一计数器单元11301、用于计算设置冲突数的第二计数器单位11302、用于比较第一计数器单元11301的输出和第二计数器单元11302的输出的比较单元11303。根据一些实施例，当触发器保持旧值并且在应当更改的情况下无法从1更改为0或从0更改为1时，即发生持续冲突。根据一些实施例，新数据早于预定时间到达触发器时，即发生设置冲突。确定循环内置自测结构11000还包括控制逻辑单元11304、测试访问端口(TAP)单元11305、锁相环(PLL)单元11306、时钟控制器11307和单脉冲单元11308。TAP单元11305连接到JTAG总线。根据IEEE标准1149.1，JTAG总线是标准测试访问端口与边界扫描结构。

第一互连段11100包括第一多路复用器11101、第二多路复用器11102，多个触发器11103、11104、11105、11106、11107、11108、11109、11110和诊断单元11111。根据一些实施例，第一多路复用器11101的第一输入11101A连接到扫描输入信号11309，第一多路复用器11101的第二输入11101B连接到所有后续互连段的第二输入，直到第X互连段11200的第一多路复用器11201的第二输入11201B。第一多路复用器11101的输出连接到第二多路复用器11102的第一输入11102A，第二多路复用器11102的第二输入11102B连接到最后一个触发器11110QB的QB(QB表示“Q bar”，Q的反转)输出。输出11102C连接到第一触发器11103的D输入11103D，并且Q输出11103Q连接到后续触发器11104的D输入11104D。各触发器的Q输出以相似的方式连接到后续触发器的D输入。时钟信号11112向各触发器11103、11104、11105、11106、11107、11108、11109和11110提供时钟信号。最后一个触发器11110的输出11110Q作为输入传输到多路复用器11300。第一互连段11100中最后一个触发器11110的输出11110Q还连接到第二互连段(未在图中显示)中第一多路复用器的第一输入。诊断单元11111还包括作为设置检测器的OR栅极11111A和作为持续检测器的XOR栅极11111B。作为设置检测器的OR栅极11111A和作为持续检测器的XOR栅极11111B的详细操作在图21和22中讨论。

所有后续互连段直到互连段X 11200都以相似方式配置到互连段1 11100。多个互连段1至X的第一多路复用器的第二输入连接在一起。每个多个触发器中最后一个触发器的Q输出以与11110Q相似的方式作为输入传输到多路复用器11300。诊断单元的输出也以与诊断单元11111相似的方式连接到多路复用器11300。每个互连段(最后一个互连段X除外)的最后一个触发器的Q输出连接到后续互连段中第一多路复用器的第一输入。

输出11300A传输到第一计数器单元11301和第二计数器单元11302，以分别计算持续故障和设置故障。第一计数器单元11301和第二计数器单元11302的输出传输到比较单元11303进行比较，以确定是否通过测试；图23中步骤2303的说明详细讨论了该测试。多路复用器11300的输出11300B传输到控制逻辑单元11304，以进一步处理。时钟控制单元11307通过以与时钟信号11112相似的方式连接到触发器的时钟输入来提供第一控制信号11307A，用以控制单脉冲单元11308，提供第二控制信号11307B用于为所有互连段提供时钟信号。第三时钟信号11307C控制第一计数器11301和第二计数器11302。

控制逻辑单元11304提供启动和停止信号11304A，以控制时钟控制器单元11307的启动和停止。控制逻辑单元11304提供诊断信号11304B，其连接到各互连段中的第一多路复用器的选择器信号，用于设置和持续诊断。设置和持续诊断的细节在下图中讨论。控制逻辑单元11304向单脉冲单元11308、第一计数器单元11301、第二计数器单元11302和每个互连段中的每个触发器提供置位和复位信号11304C。控制逻辑单元11304还提供选择器信号11304D，以控制各互连段中第二多路复用器的选择器。此外，控制逻辑单元11304还连接到第一计数器单元11301、第二计数器单元11302和TAP单元11305。PLL单元11306接受外部慢时钟，以控制时钟控制器11307。

图12是根据一些实施例的四个触发器的无故障电路的示意图及相应的逻辑表。根据一些实施例，互连段1205中有四个触发器1201、1202、1203和1204。根据一些实施例，互连段1205在图11中是第一互连段。第一触发器1201的输出1201Q(Q1)连接到第二触发器1202的D输入1202D，输出1202Q(Q2)连接到第三触发器的D输入1203D，Q输出1203Q(Q3)连接到第四触发器的D输入1204D，第四触发器1204的Q输出是1204Q(Q4)。第四触发器1204的QB输出1204QB连接到第一触发器1201的D输入。QB表示Q-bar或Q的反转。所有四个触发器的置位信号“S”都连接到控制逻辑单元11304的置位信号11304C，如图11所示。同样地，所有四个触发器的复位信号“R”都连接到控制逻辑单元11034的复位信号11304C，如图11所示。所有触发器的时钟都由时钟控制器单元11307的时钟信号11307B控制，如图11所示。

根据一些实施例，触发器1201至1204实施的电路是无故障电路。根据一些实施例，表120用于说明时钟周期为0、1、2、3、4、5、6、7和8的条件下触发器1201至1204的Q输出值。根据一些实施例，对于具有N个触发器的电路，需要2N个时钟周期才能返回到其初始状态，因此，此电路是2N个状态的有限状态机。在图12中，N＝4，因此2N＝8。因此，具有4个触发器的电路是具有8个状态的有限状态机。在表120中，对于0至8的每个时钟周期，有4个对应于触发器Q输出的Q值：Q1、Q2、Q3和Q4。在时钟周期0，所有Q值都是0；在时钟周期8，此电路返回到所有Q值都等于0的初始状态。在时钟周期1，值1在Q1被移出；在时钟周期Q2，值1在Q1和A2被移出；在时钟周期3，值1在Q1、Q2和Q3被移出；在时钟周期4，值1在Q1到Q4的所有Q被移出。在时钟周期4，四个值1移位到无故障电路1205。由于电路1205中无故障，因此，电路需要另一4个周期才能返回到所有Q值都等于0的初始状态。0至8个时钟周期期间，Q4的输出序列如下：0、0、0、0、1、1、1、1、0，如表120中标记为Q4的最后一列所示。数字0和1在确定互连段1205中触发器的故障状态中发挥关键作用。根据一些实施例，对于具有N个触发器(2N个周期)的无故障电路，最后一个触发器的Q输出中有N个1和N个0。在图12示例所示的无故障电路中，Q4数据中的8个周期有4个0和4个1。

图13是根据一些实施例的在四个触发器的第一位置具有固定1故障的电路示意图及相应的逻辑表。图13展示了与图12相似的配置，其中互连件1305包括四个触发器1301、1302、1303和1304。图13与图12的区别在于第一触发器1301处的固定1(SA1)故障，如图13所示的SA1。SA1故障可能在D1、D1与Q1之间或Q1。“复位”信号在合适的时钟周期将触发器的输出复位到1。

同样地，表130说明时钟周期0至8条件下触发器1301至1304的Q输出状态。电路有故障时，如图12所示，电路不再是有限状态机，并且在2N个周期后，电路不会返回到其初始状态。时钟周期1至8条件下，Q4输出中，1和0的数量不再相等。根据一些实施例，对于2N个周期，Q4输出中有N-1个0和N+1个1。如表130所示，由于触发器1301有SA1故障，Q输出值Q1“固定”为1，其在下一个时钟周期传播到下一个触发器。对于其余的8个时钟周期，Q1值保持为1。一旦Q2到达1时，1也在另一个时钟周期后传播到下一个触发器。最后，值1到达Q4，由于Q1“固定”为1，其在4个时钟周期后将Q2、Q3和Q4都保持为值1。8个时钟周期后，1的数量为4+1＝5，而0的数量为4-1＝3。

图14是根据一些实施例的在四个触发器的第二位置具有固定1故障的电路示意图及相应的逻辑表。图14展示了另一种相似的配置1405，具有四个触发器1401、1402、1403和1404，并且图14与图13的区别在于图14中第二位置具有固定1故障。

表140与130的区别在于表130中Q1在所有8个时钟周期固定为1，而在表140中，Q2在所有8个时钟周期固定为1。根据一些实施例，2N个时钟周期后，Q4输出中有N-2个0和N+2个1。与图13相似，图14中的配置也不是2N有限状态机。根据一些实施例，N＝4时，Q4输出中有两个(4-2＝2)0和六个(4+2＝6)1。

图15是根据一些实施例的在四个触发器的第三位置具有固定1故障的电路示意图及相应的逻辑表。第三位置的另一固定1故障如图15所示，互连段1505具有相似的配置，并包括四个触发器1501、1502、1503和1504。表150和表130的区别在于Q3值在所有八个时钟周期固定为1。根据一些实施例，对于2N个时钟周期，Q4输出数据中有N-3个0和N+3个1。互连段配置1505不是有限状态机，并且电路不会返回到其初始状态。N等于4时(如图15所示)，表150中Q4有1个(4-3＝1)0和七个(4+3＝7)1。

图16是根据一些实施例的在四个触发器的第四位置具有固定1故障的电路示意图及相应的逻辑表。另一固定1故障如图16中的第四位置所示，互连段1605具有相似的配置，并包括四个触发器1601、1602、1603和1604。表160和表130的区别在于Q4值在所有八个时钟周期固定为1。根据一些实施例，对于2N个时钟周期，Q4输出数据中有N-4个0和N+4个1。互连段配置1605不是有限状态机，并且电路不会返回到其初始状态。N等于4时(如图16所示)，表160中Q4有0个(4-4＝0)0和八个(4+4＝8)1。

总之，对于长度为N的无故障触发器链，2N个时钟周期后0和1的数量相等。触发器链被初始化为全0(称为“复位”)时，在2N个周期后，如果最后一个触发器输出中1的数量大于0的数量，则可以得出触发器链路径中有固定1故障的结论。固定1故障的位置可以通过在最后一个触发器(QN，第N触发器的Q输出)观察到的1的数量进一步确定。如果1的数量为2N，则固定1故障位于触发器链中最后一个(或第N)触发器的输入处；如果1的数量为2N-1，则固定1故障位于第(N-1)触发器的输入处；如果1的数量为2N-2，则固定1故障位于第(N-2)触发器的输入处；如果1的数量为N+1，则存在固定1故障或触发器扫描链的第一触发器有设置冲突。

如果1的数量小于0的数量，则触发器链中有设置/持续冲突。触发器保持旧值并且在应当更改的情况下无法从1更改为0或从0更改为1时，即发生持续冲突。新数据早于预定时间到达触发器时，即发生设置冲突。

当0的数量等于2N时，触发器扫描链中有固定0故障。固定0故障的位置可以通过将触发器扫描链初始化为0找到。

图17是根据一些实施例的在四个触发器的第一位置具有固定0故障的电路示意图及相应的逻辑表。与以上讨论的图13相似，互连段1705包括四个触发器1701、1702、1703和1704。第一个区别在于“置位”信号在合适的时钟周期将触发器的输出置位到0。第二个区别在于固定0故障(而不是固定1故障)位于第一触发器1701。表170的结构与表130相似。在时钟周期0，所有触发器都初始化为1；在时钟周期1，0被“置位”到第一触发器1701，而在每个后续时钟周期，0被“置位”到链中的其他后续触发器。通过比较表130和170可以很清楚地看出，表170与表130相反，因为表170中所有1被替换为0并且0被替换为1时，其结果与表130相同，反之亦然。根据一些实施例，固定0故障位于第一触发器1701与第二触发器1702之间时，可以通过颠倒表140得出相应的表。按照相同的逻辑，固定0故障位于第二触发器1702与第三触发器1703之间时，可以通过颠倒表150得出相应的表；固定0故障位于第三触发器1703与第四触发器1704之间时，可以通过颠倒表160得出相应的表。

与上述讨论的确定固定1故障的存在及位置的方法相似，确定固定0故障的存在及位置的方法在下文讨论。

第一步是确定固定0故障的存在。当1的数量小于0的数量时，触发器扫描链路径中有固定0故障。然后，固定0故障的位置可以通过在最后一个触发器观察到的0的数量进一步确定。与以上讨论的设置相似，假设扫描链中有N个触发器，如果0的数量为2N，则固定0故障位于最后一个触发器(或第N触发器)的输入处；如果0的数量为2N-1，则固定0故障位于扫描链中第(N-1)触发器的输入处；如果0的数量为2N-2，则固定0故障位于扫描链中第(N-2)触发器的输入处；如果0的数量为N+1，则固定0故障位于扫描链中第一触发器的输入处。

根据一些实施例，如果1的数量大于0的数量，则有固定1故障，并且其位置可以通过将扫描链初始化为全0然后实施图16后讨论的方法确定。

图18是根据一些实施例的处于持续故障的7个触发器的电路逻辑表。某一个触发器无法将数据保持足够长的时间(例如由于延迟的时钟信号)时，即发生持续冲突或持续故障。实际上，单个触发器持续冲突等同于短一位(bit)的扫描链，如下图21所示。为检测持续冲突，长度为N的整个触发器扫描链被初始化为全0，然后测试运行2N个循环。如果在最后一个触发器上观察到的1的数量小于0的数量，则触发器扫描链中有持续故障(或设置故障，如图19所示)。在表180所示的示例中，触发器扫描链有7个触发器(N＝7)。在14(2N)个时钟周期后，在最后一个(第7)触发器上观察到6个1和8个0。由于1的数量(6)小于0的数量(8)，所以在触发器链中检测出可能的持续故障。

图19是根据一些实施例的具有处于设置故障的7个触发器的电路的逻辑表。当触发器中的数据早于预定时间到达时，即发生设置冲突或设置故障。实际上，单个触发器设置冲突等同于长一位的扫描链，如下图22所示。使用上述图18讨论的相似方法，整个触发器扫描链被初始化为0，在2N个时钟周期后，如果1的数量小于0的数量，则扫描链中有设置故障或持续故障。在表190所示的示例中，触发器扫描链有7个触发器(N＝7)。在14(2N)个时钟周期后，在最后一个(第7)触发器上观察到6个1和8个0。由于1的数量(6)小于0的数量(8)，所以在触发器链中检测可能的设置故障。根据一些实施例，对于持续故障和设置故障，图18和图19中所示的方法产生相同的结果，因此，在最后一个触发器的2N个时钟周期后确定1的数量小于0的数量后，需要实施附加步骤，以区分设置故障和持续故障。

根据一些实施例，环形计数器是一种由循环移位寄存器组成的计数器。最后一个移位寄存器的输出被馈送到第一寄存器的输入。Johnson计数器是反转的环形计数器。如图12-17所示的互连段都是Johnson计数器，因为QB(Q-bar，Q输出的反转)被馈送到第一触发器的输入。

根据一些实施例，Johnson计数器被实施以诊断设置和持续故障。根据一些实施例，实施基于内置自测(BIST)的解决方案以满足扫描输出时序和高速扫描移位时钟规范。

图20是根据一些实施例的具有7个触发器的无故障芯片上扫描链的示意图及相应的逻辑波形。根据一些实施例，七个触发器2001至2007在触发器扫描链中实施，并且每个触发器具有D输入(例如2001D)、Q输出(例如2001Q)、时钟(2001CLK)和复位(例如2001CLR)。在最后一个触发器中，还有一个用于实施Johnson计数器的QB(Q-bar，Q的反转)信号。单脉冲发生器单元2010为触发器扫描链中的所有触发器生成时钟信号，线200连接单脉冲发生器单元2010与第一触发器2001，并连接每个触发器及其后继件(最后一个除外)。信号2021是时钟信号，而信号2022是相应的移位链。信号2023是单脉冲发生器单元2010生成的初始脉冲信号。信号2024、2025、2026、2027、2028、2029和2030是沿触发器扫描链路径移位的相应脉冲信号。图20展示了无故障触发器扫描链，扫描链中没有故障，并且任何时钟周期中有且只有一个保持1值的触发器。

图21是根据一些实施例的7个触发器具有持续冲突的芯片上扫描链示意图及相应的逻辑波形。根据一些实施例，图21展示了与图20中所示相似的配置，除了图21中第三触发器有持续故障。如上讨论，具有持续故障的扫描链等同于短一位的扫描链。与图20的描述相似，信号2121是时钟循环信号，而信号2122是移位信号。信号2123至2130是在触发器2101至2107观察到的信号。信号2131是信号2123至2130的逻辑XOR。信号2126和信号2127之间有重叠。相应地，XOR信号2131在相应的位置产生脉冲，并且移位计数器在该信号被冻结。因此，移位计数器的值确定具有持续故障的触发器(即第三触发器)的位置。根据一些实施例，较长的触发器扫描链可以被分成重叠一个触发器的较短的链，以减少XOR树时序影响。

图22是根据一些实施例的7个触发器具有设置冲突的芯片上扫描链示意图及相应的逻辑波形。根据一些实施例，图22展示了与图20相似的配置，除了第四触发器有设置故障。如上讨论，具有设置故障的扫描链等同于长一位的扫描链。与图20中的讨论相似，信号2221是时钟循环信号，而信号2222是移位信号。信号2223至2230是在触发器2201至2207观察到的信号。信号2231是信号2223至2230的逻辑OR。在信号2226与信号2227之间，OR信号2231在相应的位置产生脉冲，并且移位计数器在该信号处被冻结。因此，移位计数器的值确定具有设置故障的触发器(即第三触发器)的位置。根据一些实施例，与图21中的讨论相似，较长的触发器扫描链可以被分成重叠一个触发器的较短的链，以减少OR树时序影响。

图23是根据一些实施例展示确定循环内置自测结构方法的流程图。根据一些实施例，图23中的流程图对上述方法的讨论进行了总结。根据一些实施例，确定循环内置自测方法在图11所示的电路结构中实施。

根据一些实施例，在步骤2301，图11中的确定循环内置自测电路11100被控制逻辑单元11034切换到通过/未通过模式。在步骤2302，控制逻辑单元11304通过控制多路复用器11102B至11202B选择受测的互连段。一旦选择互连段，例如互连段11100，在步骤2303，就会通过将扫描链中的所有触发器初始化为0运行确定循环自测。然后，2N个时钟周期的1被连续移位，其中N是互连段的扫描链中触发器的数量。在步骤2304，在最后一个触发器上观察到的1的数量和0的数量被进行比较，以确定测试结果是通过还是未通过。在步骤2305，如果1和0的数量相等，则未检测到故障，并且所选互连段是无故障电路。如果1和0的数量不相等，则在步骤2306，电路11100被切换到诊断模式，并且确定固定1故障或固定0故障。在步骤2307，如果1的数量大于0的数量，则所选互连段的路径中有固定1故障。在步骤2308，固定1故障的位置被确定。在步骤2309，如果0的数量等于2N，则所选互连段的扫描链中有固定0故障。在步骤2310，固定0故障的位置被确定。在步骤2309，如果1的数量小于0的数量，则有设置故障或持续故障。然后，在步骤2311，方法确定扫描链中是否有设置故障或持续故障。在步骤2311，扫描链被初始化为1，并且2N个时钟周期的0被连续移位，其中N是互连段的扫描链中触发器的数量。在最后一个触发器上观察到的1的数量和0的数量被进行比较。诊断单元11111被激活，以根据图21和图22中显示的方法确定是否有设置故障或持续故障。在步骤2312，通过使用OR栅极11211A，OR栅极11211A上的非零输出信号产生设置故障的位置；在步骤2313，通过使用XOR栅极11211B，XOR栅极11211B上的非零输出信号产生持续故障的位置。根据一些实施例，为图11电路11100中的每个互连段重复上述步骤，以确定每个互连段中故障的类型和每种故障的位置。

使用本文提供概念的不同实施例可以使用具有单时钟速度的时钟同步，以确保移位测试不需要两个时钟或全速转换生成的复杂同步。本方法允许对DC和AC测试使用单个通过流。本方法可作为扫描链移位测试的一部分提供实际功能管芯间连接(即扫描链测试以外的操作期间使用的连接)。本公开的实施例适用于具有大量或少量互连的设计。虽然使用具有混合接合的3DIC描述以上示例，但是本文描述的结构和方法可以应用到任何3DIC和任何2.5D IC(具有中介层)。

在一些实施例中，器件包括第一管芯和堆叠在第一管芯之下的第二管芯，第一管芯和第二管芯之间互连。第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个第一管芯和第二管芯包括多个锁存器和多个多路复用器，多个锁存器包含与每个互连件对应的一个锁存器。每个多路复用器与多个锁存器的相应一个相连，并被设置为从功能性路径中接收和选择扫描测试图案或信号，以在第一管芯和第二管芯的扫描链测试期间输出。

在一些实施例中，器件包括第一管芯和堆叠在第一管芯之下的第二管芯。第一管芯或第二管芯中至少一个包含电平转换器并且第一管芯与第二管芯互连。第一管芯或第二管芯中至少一个具有执行功能的电路。电路具有功能性路径。每个第一管芯和第二管芯包括多个第一锁存器和多个第一多路复用器，多个第一锁存器包含与每个互连对应的相应锁存器。每个多路复用器分别连接至多个锁存器中的相应一个，并被设置为从功能性路径中接收和选择扫描测试图案或信号，以在第一管芯和第二管芯的扫描链测试期间输出。

在一些实施例中，测试方法包括配置至少一个多路复用器，多路复用器用于选择测试路径或功能性路径，以在包含第一管芯和第二管芯的堆叠件的扫描链测试期间包含在扫描链路径之中，第一管芯和第二管芯互连，第一管芯或第二管芯中至少一个具有执行功能和包含功能性路径的电路。同步第一管芯的时钟与第二管芯的时钟。测试图案被传输到扫描链路径内。在多个时钟频率重复传输，以检查堆叠件中的DC和AC缺陷。

根据本发明的一些实施例，提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯和所述第二管芯之间具有互连件，并且所述第一管芯或第二管芯中的至少一个具有执行功能和提供功能性路径的电路，其中，每个所述第一管芯和所述第二管芯包括：多个锁存器，包括与每个所述互连件对应的相应的锁存器；及多个多路复用器，每个多路复用器连接至所述多个锁存器的相应一个锁存器以及相应的功能性路径，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号，以在所述第一管芯和所述第二管芯的扫描链测试期间输出。

在上述器件中，所述第一管芯和所述第二管芯中的所述多个锁存器包含D触发器。

在上述器件中，还包括：多个电平转换器，用于更改在所述第一管芯和所述第二管芯之间传输的信号的振幅。

在上述器件中，所述多个多路复用器中的相应一个多路复用器与所述第一管芯中所述多个锁存器的交替锁存器连接。

在上述器件中，所述第一管芯中所述多个多路复用器的相应一个多路复用器与所述第一管芯或所述第二管芯中的所述多个锁存器中的不相邻的锁存器分别相连。

在上述器件中，所述第一管芯具有第一时钟，并且所述第二管芯具有第二时钟，并且所述第一时钟与第二时钟相互同步。

在上述器件中，所述多个多路复用器的相应一个多路复用器从所述第一管芯中的对应的一个所述多个锁存器接收一个输入，从所述第一管芯中的功能性路径接收另一个输入，并将输出传输到所述第二管芯中所述多个锁存器的对应的一个锁存器。

在上述器件中，所述第一管芯中的所述多个锁存器的一个被连接以将信号输出至所述第二管芯中的所述多个多路复用器的一个，并从所述第一管芯内所述多个锁存器的相邻锁存器接收输入信号，其中，所述相邻锁存器不将信号输出至所述第二管芯中的所述多个多路复用器的任何一个。

在上述器件中，所述第一管芯和第二管芯中的所述多个锁存器类型不同。

在上述器件中，所述多个锁存器包含所述多个锁存器的子集，所述子集中的每个锁存器将信号从所述第一管芯和第二管芯中的一个传输到所述第一管芯和第二管芯中另一个中的对应的锁存器，并且所述子集中的每个锁存器与所述多个多路复用器的对应一个多路复用器的第一输入相连。

在上述器件中，所述多个锁存器连接成链，所述链具有第一扫描链输出，并且除所述多个锁存器的最后一个外的至少一个锁存器的输出被传输至第二扫描链输出。

在上述器件中，所述多个多路复用器的两个以上的多路复用器具有用于从所述器件输出信号的分接头。

在上述器件中，至少一个第二扫描链输出信号被传输到所述第一管芯或第二管芯的测试控制单元。

在上述器件中，所述多个锁存器包含位于所述第一管芯中的第一数目的锁存器和位于所述第二管芯中的第二数目的锁存器，其中，第一数目和第二数目互不相同。

在上述器件中，所述多个锁存器包含所述第一管芯中未与对应的多路复用器或功能性路径相连的锁存器，未与对应的多路复用器或功能性路径相连的所述锁存器被配置为可通过扫描链测试期间使用的伪连接将信号传输至所述第二管芯中对应的锁存器。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯；和第二管芯，堆叠在所述第一管芯之下，所述第一管芯或第二管芯中的至少一个包含电平转换器并且所述第一管芯与第二管芯之间具有互连件，所述第一管芯或第二管芯中的至少一个具有执行功能的电路，所述电路具有功能性路径，其中，每个所述第一管芯和第二管芯包括：多个锁存器和多个多路复用器，所述多个锁存器包含与每个所述互连件对应的相应锁存器，每个多路复用器与所述多个锁存器的相应锁存器和相应的功能性路径相连，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号以在所述第一管芯和第二管芯的扫描链测试期间输出。

在上述器件中，将信号输出至所述第一管芯的电平转换器增加输出至所述第一管芯的信号的幅度。

在上述器件中，将信号输出至所述第二管芯的电平转换器减少输出至所述第二管芯的信号的幅度。

在上述器件中，所述第一管芯和第二管芯被配置为可在互不相同的操作电压下工作。

根据本发明的另一些实施例，还提供了一种器件，包括：第一管芯，具有设置在其上的多个第一锁存器，其中，所述多个第一锁存器的一个可操作地连接到所述多个第一锁存器的相邻的一个；及第二管芯，具有设置在其上的多个第二锁存器，其中，所述多个第二锁存器的一个可操作地连接到所述多个第二锁存器的相邻的一个，其中，所述第一管芯上的所述多个第一锁存器的每个锁存器对应于所述第二管芯上的所述第二多个锁存器中的一个锁存器，其中，每组对应的锁存器可操作地连接，并且其中，扫描路径包括含有所述多个第一锁存器和多个第二锁存器中的每个的闭环，其中，所述多个第二锁存器的一个通过反相器可操作地连接到所述多个第二锁存器的另一个。

在上述器件中，所述第二管芯还包括时钟和控制单元。

在上述器件中，所述第二管芯还包括锁相环单元。

在上述器件中，所述第二管芯还包括分析仪单元。

根据本发明的又一些实施例，还提供了一种方法，包括以下步骤：选择具有多个锁存器的互连段，其中，所述多个锁存器中的一个锁存器通过反相器可操作地连接到所述多个锁存器中的另一个锁存器；在所选互连段上执行第一测试：如果所选互连段通过所述第一测试，则显示所选互连段无故障的说明；如果所选互连段未通过所述第一测试：则在所选互连段中的所述多个锁存器上执行第二测试：如果所述多个锁存器未通过所述第二测试，则确定所述故障是固定1故障还是固定0故障；以及确定所述故障的位置。

在上述方法中，所选互连段上的所述第一测试还包括：将所述互连段中的所有锁存器初始化为0；在2N个时钟周期内将1连续移位到所述互连段中的锁存器，其中，N是所述互连段中锁存器的数量；并且比较在最后一个锁存器中观察到的1的数量和0的数量。

在上述方法中，还包括确定是否存在设置故障或持续故障。

在上述方法中，所述确定是否存在设置故障或持续故障还包括：将所述互连段中的所有锁存器初始化为1；在2N个时钟周期内将0连续移位到所述互连段中的锁存器，其中，N是所述互连段中锁存器的数量；比较在最后一个锁存器中观察到的1的数量和0的数量；在所有锁存器中执行OR运算；并且在所有锁存器中执行XOR运算。

上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地了解本公开的各方面。本领域技术人员将理解，他们可以容易地利用本公开作为设计或修改其他的工艺或结构的基础，用于实现与本文介绍的实施例相同的目的和/或实现相同优势。本领域技术人员还应当意识到，这种等效结构不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以作出多种修改、替换和改变。

Claims (18)

1.一种电子器件，包括：

第一管芯；和

第二管芯，堆叠在所述第一管芯之下，所述第一管芯和所述第二管芯之间具有互连件，并且所述第一管芯或第二管芯中的至少一个具有执行功能和提供功能性路径的电路，

其中，每个所述第一管芯和所述第二管芯包括：

多个锁存器，包括与每个所述互连件对应的相应的锁存器；及

多个多路复用器，每个多路复用器连接至所述多个锁存器的相应一个锁存器以及相应的功能性路径，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号，以在所述第一管芯和所述第二管芯的扫描链测试期间输出，其中，所述第一管芯中的所述多个多路复用器的相应多路复用器与所述第一管芯和所述第二管芯的一个中的所述多个锁存器中的不相邻的锁存器相连。

2.根据权利要求1所述的器件，其中，所述第一管芯和所述第二管芯中的所述多个锁存器包含D触发器。

3.根据权利要求1所述的器件，还包括：多个电平转换器，用于更改在所述第一管芯和所述第二管芯之间传输的信号的振幅。

4.根据权利要求1所述的器件，其中，所述多个多路复用器中的相应一个多路复用器与所述第一管芯中所述多个锁存器的交替锁存器连接。

5.根据权利要求1所述的器件，其中，所述第一管芯具有第一时钟，并且所述第二管芯具有第二时钟，并且所述第一时钟与第二时钟相互同步。

6.根据权利要求1所述的器件，其中，所述多个多路复用器的相应一个多路复用器从所述第一管芯中的对应的一个所述多个锁存器接收一个输入，从所述第一管芯中的功能性路径接收另一个输入，并将输出传输到所述第二管芯中所述多个锁存器的对应的一个锁存器。

7.根据权利要求1所述的器件，其中，所述第一管芯中的所述多个锁存器的一个被连接以将信号输出至所述第二管芯中的所述多个多路复用器的一个，并从所述第一管芯内所述多个锁存器的相邻锁存器接收输入信号，其中，所述相邻锁存器不将信号输出至所述第二管芯中的所述多个多路复用器的任何一个。

8.根据权利要求1所述的器件，其中，所述第一管芯和第二管芯中的所述多个锁存器类型不同。

9.根据权利要求1所述的器件，其中，所述多个锁存器包含所述多个锁存器的子集，所述子集中的每个锁存器将信号从所述第一管芯和第二管芯中的一个传输到所述第一管芯和第二管芯中另一个中的对应的锁存器，并且所述子集中的每个锁存器与所述多个多路复用器的对应一个多路复用器的第一输入相连。

10.根据权利要求1所述的器件，其中，所述多个锁存器连接成链，所述链具有第一扫描链输出，并且除所述多个锁存器的最后一个外的至少一个锁存器的输出被传输至第二扫描链输出。

11.根据权利要求1所述的器件，其中，所述多个多路复用器的两个以上的多路复用器具有用于从所述器件输出信号的分接头。

12.根据权利要求1所述的器件，其中，至少一个第二扫描链输出信号被传输到所述第一管芯或第二管芯的测试控制单元。

13.根据权利要求1所述的器件，其中，所述多个锁存器包含位于所述第一管芯中的第一数目的锁存器和位于所述第二管芯中的第二数目的锁存器，其中，第一数目和第二数目互不相同。

14.根据权利要求12所述的器件，其中，所述多个锁存器包含所述第一管芯中未与对应的多路复用器或功能性路径相连的锁存器，未与对应的多路复用器或功能性路径相连的所述锁存器被配置为通过所述扫描链测试期间使用的伪连接件将信号传输至所述第二管芯中对应的锁存器。

15.一种电子器件，包括：

第一管芯；和

第二管芯，堆叠在所述第一管芯之下，所述第一管芯或第二管芯中的至少一个包含电平转换器并且所述第一管芯与第二管芯之间具有互连件，所述第一管芯或第二管芯中的至少一个具有执行功能的电路，所述电路具有功能性路径，

其中，每个所述第一管芯和第二管芯包括：

多个锁存器和多个多路复用器，所述多个锁存器包含与每个所述互连件对应的相应锁存器，每个多路复用器与所述多个锁存器的相应锁存器和相应的功能性路径相连，并被设置为从所述功能性路径中接收和选择扫描测试图案或信号以在所述第一管芯和第二管芯的扫描链测试期间输出，

其中，所述多个锁存器包含所述第一管芯中未与对应的多路复用器或功能性路径相连的锁存器，并且未与对应的多路复用器或功能性路径相连的所述锁存器被配置为通过所述扫描链测试期间使用的伪连接件将信号传输至所述第二管芯中对应的锁存器。

16.根据权利要求15所述的器件，其中，将信号输出至所述第一管芯的电平转换器增加输出至所述第一管芯的信号的幅度。

17.根据权利要求16所述的器件，其中，将信号输出至所述第二管芯的电平转换器减少输出至所述第二管芯的信号的幅度。

18.根据权利要求15所述的器件，其中，所述第一管芯和第二管芯被配置为可在互不相同的操作电压下工作。

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