CN101794777A - 用于可编程晶体管阵列的电路和方法 - Google Patents

用于可编程晶体管阵列的电路和方法 Download PDF

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Abstract

本发明披露了可编程晶体管阵列电路和方法，该电路包括：半导体衬底；以及多个基本晶体管单元(BTU)，以均匀间隔单元的行和列进行配置，BTU还包括：PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)，每个BTU都具有配置在经过BTU的单一方向上的导体和相互均匀间隔的导体。BTU的配置遵守严格设计规则。使用金属化的第一和第二层从BTU形成逻辑晶体管单元(LTU)。披露了形成可编程晶体管阵列并在可编程晶体管阵列上实现用户指定系统设计的用于生产集成电路的方法。

Description

用于可编程晶体管阵列的电路和方法
本申请要求于2009年1月22日提交的名为“Circuits and Methods forProgrammable Transistor Array”的美国临时申请第61/146433号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及用于提供改进的集成电路设计的方法以及用于使用预先配置的晶体管的阵列设计集成电路同时保持与现有设计方法和当前可用计算机自动化设计工具兼容的方法。
背景技术
执行新识别的功能的集成电路的设计已经发展了很多年。近来，确定用于新限定的集成电路的需要(例如，将多种功能集成到一块芯片中)的系统级设计者使用两种基本的方法。在第一种已知方法中，使用现场可编程门阵列(FPGA)。在第二种已知方法中，使用专用集成电路(ASIC)。这些现有技术方法的每一种都具有以下详细描述的缺点。
图1示出了专用集成电路(ASIC)或“系统集成芯片”(SOC)设计100的框图，其可以使用基于当前单元的设计方法(CBD)来获得。在图1中，嵌入式功能模块101(其为已知功能模块，诸如微处理器、RISC处理器、模数转换器、诸如用于移动电话或无线装置的无线电收发机或诸如存储模块的其他已知功能模块)结合有多个用户限定的逻辑单元。还示出了另一功能模块102，其可以为例如嵌入式存储器。逻辑单元104被示出设置在分隔快105(partition block)中的行中。路由(routing，布线)通道106提供各种块和逻辑单元之间的连接。
图2示出了用于使用现有技术CBD方法执行集成电路设计的现有技术设计流程。图2的步骤可使用商业可用的电子设计自动化(EDA)工具来执行。在第一步骤211中，执行系统设计步骤。系统设计可使用商业可用的多种工具来执行，诸如硬件描述语言(HDL)和VHDL描述，已知功能模块可用作卖方许可的可再用模块，诸如被称为“IP”的处理器和DSP模块，或可呼叫程序，软件建模可以在各种环境中进行。使用高级描述结构来执行典型的系统设计，然后使用EDA工具来执行仿真以验证由行为HDL或VHDL模型指定的功能模块是否正确。即，仿真验证设计模型事实上给出了对于给定的输入或条件集合的正确输出，以及所描述的设计将满足整个功能要求。在一些情况下，可以在单个系统模型中限定多个集成电路，在其他情况下，可以限定专用集成电路。
一旦完成用于集成电路的系统限定，设计流程就过渡到逻辑合成步骤213。在自动化逻辑合成过程中，通过EDA合成工具，将行为模型替换为基于特定已知功能的在功能等价寄存器晶体管级(RTL)或基于逻辑的模型。例如，在VHDL模型中的变量之间的选择可以由多路复用RTL描述来代替；VHDL模型中的存储语句可以由寄存器或锁存器的RTL描述代替，延迟可以由延迟线代替，“增加”语句可以由加法器RTL表示代替等等。通常使用在系统设计步骤的仿真中获得的测试图样，逻辑合成处理得到器件的第二次描述，然后可以通过另一仿真和测试处理在功能上进行验证。
在逻辑合成213完成之后，该器件可以被描述为技术独立的逻辑功能模块的网表。功能可包括寄存器传输语言(RTL)或类似寄存器以及包括元件的逻辑级描述，诸如加法器、寄存器、多路复用器等的描述。EDIF或其他输出格式可以被提供用于逻辑级网表。
一旦完成用于基于单元设计的技术独立逻辑模块，就通过使用标准单元库和使用技术映射工具，再次将技术独立逻辑级描述转变成技术相关标准单元的网表模型或用于已知功能的功能模块。标准单元方法代替技术相关门级模型用于技术独立逻辑模型。在进行技术映射的过程中，可以考虑随着处理技术改变的门加载(gate loading)、驱动强度以及其他特定参数。新网表被填充有来自标准单元库的合适电路，以实现特定半导体处理中希望的电路。再次需要进行验证处理，以验证技术相关门级网表，并且门级模型中实际使用的单元和连接在功能上等价于行为模型。
在将标准单元库映射到设计上之后，自动化设计工具可将电路元件放置在所提出的电路布置中。电路设计者可协助进行基于设计者知道的特定参数或设计需要的布置，例如，存储器可以邻近集成电路的外部放置以使其在物理上接近外部数据总线。可选地，本领域中已知可以使用的自动布置工具。
在布置完成之后，可继续电路布局处理。首先，在步骤217中执行全局路由。执行自动化路由工具，其使用基于导体的长度、互连的数量、阻抗、功率和金属迁移要求的已知成本函数以及由布置工具提供的预定位路由通道，放置主路由信号，例如，在全局路由步骤中路由功率、接地、时钟和类似网点。
在全局路由步骤之后，附加路由步骤227和219用于互连由网表指定的块，并执行特定标准单元功能模块的详细路由。在这些步骤之后，完成设计的布局级模型。执行物理验证步骤221以验证指定的晶体管和导体被正确地耦合，以及没有形成短路或开路。
利用图形数据系统II(GDSII)数据库在步骤223结束标准单元设计流程。GDSII输出指定描述包括晶体管、导体以及通孔和接触等的形状的集成电路的布局的图形数据。根据各层格式化GDSII输出，并需要该数据来生成将使用的光掩模。在光刻半导体制造处理中使用光掩模，以制造在其上形成多个电路器件的晶片。用于新SOC的一组掩膜可能花费超过500000美元来生产。然后，在半导体处理器制造过程中，必须从该组掩膜制造集成电路。在制造硅晶片之后，运行测试以验证器件操作，各器件可通过剪切步骤来分离，执行附加测试，并且在完整的电路对于用户来说可用之前，需要集成电路封装以及对各集成电路进行附加测试。从而，现有技术的该单元设计处理要求用于掩膜的昂贵的非重复制造成本、封装设计、测试图样生成以及超长周转时间，以获得用于完成系统验证的第一IC。
在现有技术中的制造SOC或ASIC的标准单元设计已知具有多个缺点。对用于每个所限定的新IC的唯一一组光掩模的需要导致大量启动或非重复工程(NRE)成本。随机布置和路由的使用导致电路设计可能存在非常宽的处理变化敏感性。用于产生第一集成电路的时间可能非常长。由于多种不同的EDA工具被使用并且需要具有系统级、门级、物理级集成电路布局和物理级设计要求(诸如封装)的经验，需要在单元设计流程中进行设计的工程人员不会在所有公司都存在。
图3示出了使用FPGA方法设计的集成电路200。与SOC CDB方法不同，对于FPGA方法，完整的集成电路被提供作为基本材料。FPGA被配置有现有可编程逻辑功能模块和可编程互连。然后，使用自动化设计工具，通过将设计映射到FPGA源中来实现用户设计，并通过对FPGA器件中的功能和互连进行编程来完成处理。编程可通过金属熔线、通孔编程、非易失性存储器单元或其他装置来完成。在编程步骤结束时，完整的集成电路可立即用于使用，不需要附加的制造时间。
在图3中，示出了FPGA 200。功能模块201是已知的完整IP功能模块，诸如处理器、DSP或由FPGA制造者提供的嵌入式存储器模块。路由通道204被提供有已经以允许通过互连编程在它们之间进行连接的方式形成的路由导体。在预先限定的布置中提供了逻辑单元203。逻辑单元203可包括时钟电路(诸如寄存器、存储元件等)以及可配置的逻辑模块和其他已知的功能模块(诸如多路复用器和缓冲器)。提供多行逻辑单元。最初，这些逻辑单元的功能和这些单元的连接在某种程度上是断开的。使用简单的EDA工具来创建用于器件的编程，并且这些工具相对便宜。
图4示出了用于使用FPGA方法设计集成电路的典型现有技术设计流程。在自上而下的设计流程中的一些步骤类似于CBD方法中的一些步骤。
系统设计步骤和逻辑合成步骤211和213与上述类似，所以不进一步描述。在获得技术独立电路网表之后，执行技术映射步骤231以创建用于实现对目标FPGA的设计的网表。除了可编程功能和互连还没有形成之外，FPGA已经是完整制造并封装的集成电路，所以技术映射步骤必须使用FPGA上的可用资源，以实现网表中的功能，并且一旦使用了那些，就没有更多可用。从而，所使用的EDA工具可获知正在使用的特定FPGA中可用的资源，其由FPGA定义工具245提供。
全局路由步骤233不同于标准单元设计流程中的全局路由。已经在物理上放置为FPGA的路由导体为完整的集成电路。只有连接需要是完整的。用于FPGA设计流程的具体路由步骤235实际上不路由导体，但是确定哪个导体将被互连。已知多种方法用于对FPGA编程。在一种方法中，反熔丝或熔丝被熔断以形成连接。在另一种方法中，使用通孔编程来完成在不同层中的另一层之上形成的导体之间的垂直连接。在任何情况下，完整的网表再次经过物理验证步骤237，以确保形成合适的连接。最后，编程工具通过对FPGA进行编程而形成到硅器件的完整网表。在该设计流程中，最后的步骤得到功能集成电路，而不需要附加制造步骤。从而，在ASIC流程中节省了获得所制造和测试的集成电路的时间。然而，每个FPGA电路必须被分别编程，以使用适当的FPGA编程器件生成最终设计。
设计和生成新集成电路的这些现有技术方法中的每一种均具有多个缺点。由于FPGA器件被提供为具有已经实现的多种功能的完整IC，并且由于编程块要求附加电路，所以器件的每个单元都非常昂贵，从而小体积在经济上是非常有用的。通常，FPGA器件在大多数改进技术节点处是不可用的，例如，当前FPGA器件在90纳米技术节点处是可用的，而半导体处理的改进已达到60、45和现在的32和28纳米技术，其提供更小的晶体管、更高的性能和更低的功率要求，这些优点对于FPGA设计者是不可用的。
现有技术的CBD方法与FPGA方法相比的优点在于，其提供电路设计中更多的灵活性，允许对更多改进半导体处理的访问，并且长期来说每单位成本更低，从而对于更大体积更有用。然而，CBD SOC或ASIC方法要求很高的附加费用以创建唯一掩膜组(unique mask set)，制造硅晶片的成本、测试图样开发以及用于执行所要求的封装和附加测试的时间和费用，从而CBD方法产生冗长的延迟以获得完整器件。已知这些SOC器件具有对处理变化的高度敏感性。而且，SOC设计要求用于消费者必须从另一卖方租用或购买的附加设计技能来执行，增加了附加成本。很多公司不是简单地具有使用该方法的资源。
从而，存在对于费用低廉的用户专用集成电路设计和生产以及克服现有技术的缺点的方法的后续需求。
发明内容
通常通过本发明的实施例来解决或应对这些和其他问题，以及实现技术优点，其提供用于在集成电路中实现用户电路设计的可编程晶体管阵列以及用于执行具有更少的制造成本和缩短的设计时间的设计的方法。
在本发明的第一示例性实施例中，提供了一种可编程晶体管阵列，其包括：半导体衬底；以及多个基本晶体管单元(BTU)，以均匀间隔单元的行和列进行配置，BTU进一步包括PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)以及虚拟晶体管单元(DTU)。在该示例性实施例中，每个BTU均具有配置在经过其的单一方向上的导体，导体相互均匀间隔。BTU的配置可能遵守严格设计规则。例如，严格设计规则可以要求NTU在行中邻近其他NTU和DTU而不邻近PTU，PTU在行中邻近其他PTU和DTU而不邻近DTU。
在又一实施例中，提供了一种用于生产集成电路的方法，包括：提供高级语言描述的系统设计；执行逻辑合成以根据高级语言描述产生技术独立模型和网表；执行技术映射以产生形成为逻辑晶体管单元(LTU)的电路的网表，以替换技术独立模型和网表；将LTU放在行和列的阵列中；路由LTU以形成网表的物理模型；通过在被配置为形成LTU的基本晶体管单元(BTU)上形成第一层级金属化图样来执行LTU布置，BTU为晶体管单元，其具有在单一方向上行进的导体和在单一方向上行进的栅极导体，并具有源极和漏极区以及将栅极导体、导体和源极和漏极区耦合至第一层级金属的接触。然后，通过以下步骤继续该方法：通过在BTU上形成第二层级金属化图样执行LTU路由，第二层级金属化耦合第一层级金属的多个部分以形成电路；提供具有设置在其上的BTU的半导体衬底；以及形成第一和第二层级金属化以完成集成电路。
在又一示例性实施例中，描述用于生成集成电路的方法，包括：设置包括以均匀间隔单元的行和列进行配置的多个基本晶体管单元(BTU)的可编程晶体管阵列，BTU还包括PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)以及虚拟晶体管单元(DTU)。每个BTU均具有配置在经过BTU的单一方向上的导体和相互之间均匀间隔的导体。BTU的配置遵守严格设计规则，使得NTU在行中邻近其他NTU和DTU而不邻近PTU，以及PTU在行中邻近其他PTU和DTU而不邻近DTU。提供执行用户特定系统设计的技术独立电路和网表描述，执行技术映射以将技术独立网表转变为可实现为多个BTU的逻辑晶体管单元(LTU)的网表。通过创建耦合特定BTU的第一层级金属化图样以从BTU形成基本逻辑元件，对LTU的网表执行LTU布置功能；以及通过创建第二层级金属化图样以耦合基本逻辑元件中的特定一个来执行LTU路由功能，以在LTU中形成复杂电路。通过以下步骤继续该方法：通过将LTU路由到一起以形成物理上实现用户特定设计的完整网表；以及使用完整网表制造半导体集成电路。半导体集成电路具有以半导体衬底上设置的行和列进行配置的BTU，并具有将BTU的多个部分耦合在一起的第一和第二金属层。
在又一实施例中，描述了用于生产多管芯封装电路的方法，包括：提供完整的集成电路管芯(诸如存储器件、DSP器件或其他完整的功能器件)，然后提供包括以均匀间隔单元的行和列进行配置的多个基本晶体管单元(BTU)的可编程晶体管阵列(PTA)，BTU还包括PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)。每个BTU均具有配置在经过BTU的单一方向上的导体和相互之间均匀间隔的导体。BTU的配置遵守严格设计规则，使得NTU在行中邻近其他NTU和DTU而不邻近PTU，并且PTU在行中邻近其他PTU和DTU而不邻近DTU。提供执行用户特定系统设计的技术独立电路和网表描述，执行技术映射以将技术独立网表转变为可实现为多个BTU的逻辑晶体管单元(LTU)的网表。通过创建耦合特定BTU的第一层级金属图样以从BTU形成基本逻辑元件，对LTU的网表执行LTU布置功能；以及通过创建第二层级金属化图样来耦合基本逻辑元件的特定一个以执行LTU路由功能，以在LTU内形成复杂电路。通过以下步骤继续该方法：将LTU路由到一起以形成在物理上实现用户特定设计的完整网表；以及使用完整网表制造半导体集成电路。PTA半导体集成电路具有以在半导体衬底上设置的行和列进行配置的BTU，并具有将BTU的多个部分耦合在一起的第一和第二金属层。然后，两个集成电路在封装中物理地配置在一起。两个集成电路可以被堆叠并使用例如多芯片模块(MCM)、硅通孔(TSV)、引线结合、球焊、BGA、锡柱脚或其他多芯片封装技术耦合，以在单一封装中形成单个集成单元。
以上进行了概括描述，本发明的以下详细描述能够更好地理解本发明的特征和技术优点。该发明内容部分简短地描述了本发明的特定典型实施例，但是本发明并不限于这些典型实施例。
以下将详细描述本发明的附加特征和优点，其形成本发明的权利要求的主题。本领域技术人员应该想到，可以容易地利用所披露的思想和特定实施例作为修改或设计其他结构或用于实现本发明的相同目的的处理的基础。本领域技术人员还应该认识到，这样的等价结构不脱离在所附权利要求中所述的本发明的精神和范围。
附图说明
为了更加完整地理解本发明及其优点，现在结合附图作出以下描述作为参考。
图1示出了SOC或ASIC集成电路的主要模块的简单框图；
图2示出了现有技术的ASIC或SOC器件的设计流程的步骤的流程图；
图3示出了现有技术的FPGA器件的主要模块的简单框图；
图4示出了用于FPGA器件的现有设计流程的步骤的流程图；
图5A示出了本发明的示例性实施例的PMOS晶体管单元的平面图；
图5B示出了本发明的示例性实施例的NMOS晶体管单元的平面图；
图5C示出了本发明的示例性实施例的虚拟晶体管单元的平面图；
图6示出了包括图5A、图5B和图5C的晶体管单元的电路布局的另一示例性实施例的平面图；
图7示出了使用图5A、图5B和图5C的晶体管单元的电路布局的另一示例性实施例的平面图；
图8示出了示例性实施例的逻辑单元；
图9示出了示例性实施例的同步元件；
图10示出了示例性编程晶体管阵列实施例的主要模块的框图；
图11示出了具有功能模块管芯的示例性编程晶体管阵列实施例的结合的示意图；以及
图12示出了各种示例性实施例使用的示例性设计流程的流程图。
附图、示意图和框图是示意性的，而不用于限制本发明，但是本发明的实施例的实例，被简化用于说明目的，并且不按比例绘制。
具体实施方式
以下详细描述当前优选实施例的制造和使用。然而，应该想到，本发明提供了多种可应用发明思想，其可以在多种特定上下文中被具体化。所述的特定实施例仅示出了制造和使用本发明的特定方式，并且不用于限制本发明的范围。
在可编程晶体管阵列(PTA)中提供本发明的实施例。通过利用预配置和验证的基本晶体管单元，简化了设计和从用户提供的设计完成集成电路所需的制造处理；并且减少了处理时间和制造成本。PTA实施例提供了通过更低层级的连接完整地限定的基本晶体管单元。然后，第一和第二层级金属化被用于完成晶体管单元的逻辑功能和互连。通孔和更高层级金属化层可用于完成集成电路的路由。
在以下描述的其他实施例中，可以提供由预配置的多个基本晶体管单元形成的逻辑单元，并且金属化层可用于限定功能并路由功能之间的互连。支持设计可再用性，可以重新使用已知的验证逻辑单元而不改变基础层，从而，逻辑单元不要求附加验证步骤。可以提供处理器、嵌入式存储器和其他功能单元作为可编程晶体管阵列的一部分。
在以下提供的实施例和所附权利要求中的布局的描述中，特定相关措辞被用于说明目的，诸如“水平”和“垂直”。应该明白，在说明书和所附权利要求中，这些术语是传统的标记并且是任意标记，即，如果器件的方位被旋转，“水平”导体将变为垂直方位，并且“垂直”导体将变为水平方位，器件的位置不改变这些导体在一些情况下平行布置并在其他情况下相交的事实。而且，示意图示出了导体仅在通常正交的两个方向上的示例性实例，然而，可选实施例提供在其他方向上设置的导体，并且权利要求和本发明并不限于正交布置。
图5A示出了本发明的晶体管单元的三个实施例的布局图的平面视图。在图5A中，PMOS晶体管单元51被示出具有虚线的边界线，表示在p型半导体衬底中实现PMOS晶体管中所需的n阱53，在n阱53中，示出了浮栅导体55和位于氧化尺寸(OD)区59、栅极介电材料旁边的两个虚拟导体57。接触61被示出使扩散源与栅极导体55之间的漏极P区相接触。栅极导体例如可以是多晶硅，然而也可以使用其他导电材料。虽然不可视，但可以使用多个栅极接触，以减小将浮栅连接至更高层级导体的阻抗。虚拟导体57可以是与栅极导体相同的材料，通常为多晶硅。然后，浮栅导体55允许形成两个晶体管，同时虚拟导体57提供贯穿单元路由，以连通多晶层级上的单元而不形成晶体管。
在实现可编程晶体管阵列和基本晶体管单元(BTU)中使用严格设计规则(RDR)。通过使用RDR，改善完整器件的处理变化敏感性。例如，多晶硅层可以被限于仅在所示的一个方向上行进。PMOS晶体管单元(PTU)所需的区域可以被限于在X方向上比Y方向更大，以进一步增强PMOS晶体管的性能。PTU和NTU晶体管单元相互之间的配置还被限于以下进一步描述的那样。
图5B中示出了NMOS晶体管单元NTU 63。由于半导体衬底通常为P型材料，所以没有P型阱被描述用于NTU。然而，在双阱半导体处理中，P阱可以被用作可选实施例。NMOS晶体管单元具有在具有接触69的N扩散源极/漏极区67之上行进的栅极导体65。诸如氧化物(未示出)的栅极电介质位于栅极导体65之下。虚拟导体68形成路由导体，以路由经过NTU单元而不形成晶体管。栅极导体和虚拟导体通常为多晶硅，但是可以使用其他导体。栅极电介质可包括氧化物，诸如硅氧化物、硅氮化物、高和低k电介质，通常可以使用硅氧化物。
图5C示出了虚拟晶体管单元，在该实施例中提供了第三BTU。虚拟晶体管单元71由OD区75两侧的虚拟导体73构成。虚拟导体提供附加路由资源。OD区为最佳密度。在三个BTU单元中，多晶硅间距是均匀的，RDR的使用再次减少了处理变化问题。
继续RDR的使用，结合BTU以形成可编程晶体管阵列的区域。限制可包括要求PTU放置在其他PTU或虚拟晶体管单元旁边，但是它们可以具有在PTU之上或之下的NTU。类似地，NTU可以仅放置在NTU或虚拟晶体管单元旁边，但是可以具有放置在它们之上或之下的PTU。PTU可以被放置在PTU之上或之下，并且NTU可以被放置在其他NTU之上或之下。
图6示出了以标准CMOS布局配置进行布置的多个PTU 51和NTU 63。从虚拟导体得到的导体64经过BTU，BTU被结合到一起形成用于多晶硅层级中的通过信号的路由资源，增加了灵活性并且允许BTU被结合成具有良好密度的更高层级功能。RDR的使用保持NTU被分组到一起，使得使用公共N阱53，还提供好的布局密度和更容易的处理。
图7示出了BTU的可选配置，以形成PTA器件的一部分。在图7中，使用所谓的平行形式。在图7中，PTU被配置在区域的一侧，并且接下来为RDR方法，PTU通过虚拟晶体管单元与NTU分离。如图6所示，PTU被配置在一起，使得可以共享公共N阱53。每个NTU、PTU或DTU中的虚拟导体形成多晶硅中的垂直路由源。由于可以在多晶硅中进行路由，所以示例性实施例的BTU提供良好的路由选择和良好的布局密度。如前所述，金属化层(尤其是金属一层和金属二层)可用于形成逻辑单元，并且这些可以被结合以形成更高层级功能。
在完成设计处理之后，图6或图7的PTA(如非限制性示例性配置)可以从半导体衬底或绝缘体层上硅开始。可选地，可通过在传统配置阵列中放置BTU并完成PTA器件达到多晶硅层级，将基本PTA晶片制造成达到多晶硅层级。一旦完成特定电路设计，第一和第二金属化层就可用于由BTU形成逻辑单元，并且诸如加法器、移位器等的更高层级功能可以由逻辑单元(LTU)形成。由于PTA实施例的制造方法的灵活性，所以可简单地通过使用不同金属化图样将BTU配置成不同LTU，然后配置成更高层级功能单元，来形成不同电路设计而不改变基本材料。由于预先不进行整个器件的全局和详细路由，所以与现有技术的FPGA相比，整个路由全部是灵活的。
注意，该描述中使用的金属化层可以由铝及其合金、铜及其合金、或半导体技术中已知的其他导电材料形成。金属层可通过包括复杂多层电介质的任何类型的电介质分离，可以使用阻挡层和抗反射涂层，并且可以使用通孔或插塞来制造垂直互连。虽然不需要，但是可以使用多层级金属覆盖在第一和第二层之上以路由信号。
图8示出了由多个BTU形成的LTU的一个示例性实施例。LTU可包括使用第一层级金属化以及PTU和NTU形成的各种逻辑功能。反相器、NAND、NOR和一个或多个多路复用器功能被示出为示例性功能。第二层级金属可用于将这些基本逻辑操作结合成XOR、XNOR、加法器、锁存器和其他复杂功能模块。使用第一层级金属化形成基本LTU操作可以被称为LTU功能性布置。使用第二层级金属化形成复杂逻辑操作可以被称为LTU功能性路由。
图8的LTU布置是非常灵活的。所有块都可以为逻辑块，即，多路复用器可以被忽略并且可以另外使用BTU的区域。使用具有第一层级金属的BTU来确定LTU的基本电路意味着可以形成多种多样的基本元件，并且可以以多种方式配置LTU。此外，例如，与现有技术的FPGA相比，可以使用BTU来形成模拟电路、高强度驱动器晶体管(通过并联耦合它们)和其他电路元件而没有限制。这允许LTU形成除图8所示数字逻辑电路之外的混合信号电路，诸如模数转换器等。
图9示出了使用图8中的LTU 81的多路复用器或其他多路复用器来形成更复杂功能模块，在该非限制性实例中为扫描锁存器91。多路复用器93接收D输入上的数据和SE输入上的扫描数据，并且响应于控制信号SE选择输入数据源。多路复用器95接收时钟信号，并且当锁存器开启时，例如，当时钟CK为高时，选择来自输入复用器93的输入。另外，第一锁存器多路复用器95通过经由输入B再循环输出节点来保持状态值。类似地，输出多路复用器97接收反相时钟CK_，并根据时钟信号的值，保持Q输出上的数据或者允许Q改变。从而，可以容易地利用第二层级金属化配置图8的LTU以形成定时寄存器、移位器、加法器、乘法器或其他功能模块。
图10示出了作为一个示例性实施例的使用上述LTU和BTU实施例产生的PTA集成电路102的框图。如传统情况，LTU 81以阵列和子阵列中的多个行106进行配置。可以提供成千上万的包括以上实施例的NTU、PTU和DTU的CMOS器件。路由通道110仍然可用于完成设计。嵌入式模块108被示出并可以为任何可用功能模块，诸如RISC或DSP或微处理器，非易失性或易失性存储器、SRAM、闪存、EEPROM等可以被提供作为嵌入式模块。此外，LTU 81可以使用第一层级金属(以及在BTU内部可用的多晶硅路由)在功能上被放置到基本逻辑元件中，并且使用第二金属路由在功能上被路由到更复杂元件中。剩余互连可以利用这些金属层执行，或者如果需要，如在现有技术中已知的，可以形成具有垂直通孔的更高层级金属层和层间电介质层。然后，完整的PTA器件可以作为半导体晶片被处理、单一化(singulated)、封装和测试。
图11示出了包括在器件内但在PTA外部的嵌入式功能模块的可选实施例。在图11中，如上所述，示出了由LTU构成之前的PTA，其之后使用金属一金属化在功能上被放置到基本逻辑元件中，并且使用金属二金属化在功能上被路由至更高层级逻辑或存储元件中。然后，提供诸如另一集成电路管芯的独立外部器件113。然后，图11示出了例如在堆叠的配置115中将完成的PTA与外部器件耦合的完整器件。
该外部嵌入式模块实施例的优点在于，可以向PTA提供诸如存储管芯、处理器管芯、闪存等器件的已知好管芯器件(good die device，KGD)；而不需要将功能嵌入到PTA中。由于这些外部模块已经被验证和测试，所以对PTA来说，可以节省设计和验证成本并降低制造成本。可以使用包括硅通孔(TSV)和倒装晶片封装的堆叠管芯配置。可以使用BGA、焊锡住和其他多芯片模块(MCM)封装技术，将完整PTA和另一器件的封装结合作为堆叠的封装器件。
图12以流程图示出了可利用本发明的可编程晶体管阵列实施例的示例性设计流程。如前所述，系统设计和合成步骤211、213用于PTA的设计流程的一个进入点。设计步骤211包括形成器件将执行的功能的VHDL或行为层级模型。逻辑合成产生提供正确功能性的对应RTL层级模型。这可以为如前所述的技术独立模型。
还存在图12所示设计流程的至少两个其他可能的进入点。进入点233允许从FPGA设计流程进入。在一个实施例中，用户可以提供从PTA设计流程到FPGA流程的逻辑合成的输出。进入点231允许基于单元的设计用户提供到PTA设计流程的逻辑合成的输出。以该种方式，可以重复使用现有设计，并且还可以使用用户更熟悉的现有EDA工具来提供到PTA设计流的进入点。
在技术映射步骤236中，基于PTA的BTU和LTU将技术独立RTL或逻辑层级模型转换为网表。在一个实施例中，PTA设计流程重新组合基于单元的设计流程在于，随机进行NTU和PTU的配置，即，设计从单元的非预想单元布置开始。在另一个示例性实施例中，更紧密地重新组合FPGA设计流程，可以提供以行或阵列配置的LTU单元中的BTU的预定配置。实施例的PTA方法是灵活性在于，可以使用这些设计方法中的任一个。
在步骤237或239中，技术映射步骤的输出被转变为LTU功能布置信息(其提供第一层级金属化图样和接触，以将LTU配置为基本逻辑元件)以及LTU功能路由(其提供第二层级金属化图样和通孔，以将LTU的基本元件配置为网表中出现的更高层级元件)。
其余的步骤类似于上述设计流程。在步骤241中，执行功率、时钟、接地和类似线的全局路由。在步骤243中，详细路由，以及在步骤249中，执行互连路由。一旦完成设计的路由，就在步骤245执行布局模型的物理验证。最后，在步骤247产生用于生成金属一和更高层的光掩模的数据库。
注意，由于已经知道BTU，所以不需要产生用于扩散、氧化物和多晶硅层级的光掩模。这些形成了PTA的基本材料，并且在不改变这些层级的情况下可以产生多种完整设计，使得用于这些层级的掩膜不需要用于每个唯一设计。而且，对于预定布置实施例，在晶片预先达到多晶硅层级时，甚至可以制造基本材料，进一步缩短了制造完整器件的时间。
本发明的PTA设计流程方法实施例提供了被称为开放创新平台的设计解决方案。通过为用户提供多个进入点来使用PTA实施例设计集成电路，OIP提供了集成解决方案。用户可以选择多种硬件和软件选项并使用用于设计实现和验证的EDA工具来执行整体电路设计。由于PTA已经被验证用于所使用的处理，并且可以提供也已经验证的嵌入式模块，因此可以减少用于验证的时间。由于PTA的实施例使用严格设计规则，诸如单向多晶硅、均匀多晶硅间隔以及严格的PMOS和NMOS布置，所以大大降低了处理变化敏感性。由于在设计处理期间路由保持灵活，所以可将处理改变设计(DFP)和电压设计(DFV)技术集成到设计流程中。使用诸如处理器和存储器的外部完成模块与堆叠管芯或多芯片封装中的PTA电路结合的实施例进一步减少了生产成本和设计时间。可以使用预定布局PTA阵列，类似于FPGA设计方法，以进一步减少制造成本和时间。通过减少所要求的唯一掩膜的数量，所以掩膜的成本可以比现有技术的CBD方法大大降低。可以提供统一封装和测试解决方案，使得不要求统一测试设置和测试头，进一步降低了制造成本和制造时间。
虽然已经详细描述了本发明及其优点，但是应该明白，在不脱离所附权利要求限定的本发明的精神和范围的情况下，在此可以做出多种改变、替换和更改。本领域技术人员可以容易地想到，可以改变多种方法，同时他们在本发明的范围内。
而且，本发明的范围不限于说明书中所描述的方法和步骤的特定实施例。本领域技术人员从本发明的披露、当前存在或以后开发的处理、或步骤可以容易地想到，可以根据本发明利用与在此所描述的对应实施例基本相同的功能模块或实现基本相同的结果。从而，所附权利要求包括在这样的处理步骤的范围内。

Claims (15)

1.一种可编程晶体管阵列，包括：
半导体衬底；以及
多个基本晶体管单元(BTU)，以均匀间隔单元的行和列进行配置，所述BTU进一步包括PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)，每个BTU都具有配置在经过所述BTU的单一方向上的导体和相互均匀间隔的导体；
其中，所述BTU的配置遵守严格设计规则，使得NTU在行中邻近其他NTU和DTU但不邻近PTU，并且所述PTU在行中邻近其他PTU和DTU但不邻近DTU。
2.根据权利要求1所述的可编程晶体管阵列，其中，所述NTU和PTU还包括：
至少两个栅极导体，经过所述单一方向，并且在源极/漏极扩散区上面以形成与所述栅极导体邻近的源极/漏极区；
栅极电介质材料，位于所述栅极导体和所述半导体衬底之间；
源极/漏极接触，用于使用第一层级的金属将所述源级/漏极区耦合至其他电路元件；以及
栅极接触，用于使用所述第一层级的金属将所述栅极导体耦合至其他电路元件，
其中，所述导体和所述栅极导体为多晶硅。
3.根据权利要求1所述的可编程晶体管阵列，其中，所述DTU还包括：一对多晶硅导体，配置在所述第一方向上并且面对氧化尺寸区在空间上分离。
4.根据权利要求1所述的可编程晶体管阵列，其中，所述行配置在水平方向上，所述列配置在垂直方向上，以及所述单一方向上的所述导体在所述垂直方向上，
其中，所述BTU中的所述导体垂直延伸，使得当以行进行配置时，所述导体沿着所述列在所述垂直方向上形成连续导体。
5.根据权利要求2所述的可编程晶体管阵列，还包括：
第一层级的金属，将所述BTU耦合在一起，以形成包括CMOS电路的逻辑晶体管单元(LTU)，
其中，所述LTU可形成选自NAND、NOR、反相器、AND、OR和多路复用器元件的组的基本电路元件。
6.根据权利要求5所述的可编程晶体管阵列，还包括：
第二层级的金属，在所述第一层级的金属上面并且通过电介质与所述第一层级的金属隔离；
通孔，延伸通过所述电介质层并耦合所述第一层级的金属和所述第二层级的金属的多个部分，以通过将特定基本电路元件耦合在一起来形成所述LTU中的复杂逻辑电路；
其中，所述复杂逻辑电路可包括选自寄存器、锁存器、加法器、乘法器、移相器、延迟线、XOR、XNOR和缓冲器电路的组中的一个。
7.一种用于生产集成电路的方法，包括：
提供高级语言描述的系统设计；
执行逻辑合成以根据所述高级语言描述产生技术独立模型和网表；
执行技术映射，以产生形成为逻辑晶体管单元(LTU)的电路的网表，以替换所述技术独立模型和网表；
在行和列的阵列中放置所述LTU；
路由所述LTU，以形成所述网表的物理模型；
通过在配置为形成所述LTU的基本晶体管单元(BTU)上形成第一层级金属化图样来执行LTU放置，以形成所述LTU，所述BUT为晶体管单元，所述晶体管单元具有在单一方向上行进的导体和在所述单一方向上行进的栅极导体，并且所述晶体管单元具有源极和漏极区以及将所述栅极导体、导体以及源极和漏极区耦合至所述第一层级的金属的接触；
通过在所述BTU上形成第二层级金属化图样执行LTU路由，所述第二层级金属化耦合所述第一层级金属的多个部分以形成电路；
提供在其上设置有所述BTU的半导体衬底；以及
至少形成第一和第二层级的金属化层，以完成所述集成电路。
8.根据权利要求7所述的方法，其中，提供所述BTU还包括：
提供设置在N型阱中并具有在P型源极和漏极扩散之上沿所述第一方向行进的多晶硅栅极导体以及沿所述第一方向行进多晶硅导体的PMOS晶体管单元(PTU)，所述源极和漏极扩散包括用于耦合至所述第一层级金属化层的接触。
9.根据权利要求8所述的方法，其中，提供所述BTU还包括：
提供包括在源极和漏极扩散区之上沿所述第一方向行进的多晶硅栅极导体以及沿所述第一方向行进的多晶硅导体的NMOS晶体管单元(NTU)，所述源极和漏极扩散区具有用于耦合至所述第一层级金属化层的接触，
提供包括沿所述第一方向行进并面对氧化尺寸区域的多晶硅导体。
10.根据权利要求9所述的方法，提供所述BTU包括：以行和列配置的NTU、PTU和DTU遵守严格设计规则，使得NTU沿着行邻近其他NTU和DTU但不邻近PTU，并且所述PTU沿着行邻近其他PTU和DTU并且不邻近NTU。
11.根据权利要求10所述的方法，其中，提供所述BTU包括：以列配置所述BTU，使得沿着所述第一方向行进的所述导体沿着所述列形成连续导体。
12.一种用于生产封装集成电路的方法，包括：
提供作为已知好功能管芯的第一集成电路；
提供包括以均匀间隔单元的行和列配置的多个基本晶体管单元(BTU)的可编程晶体管阵列，所述BTU还包括PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)以及虚拟晶体管单元(DTU)，每个BTU都具有配置在经过所述BTU的单一方向上的导体和相互均匀间隔的导体，其中，所述BTU的配置遵守严格设计规则，使得NTU在行中邻近其他NTU和DTU但不邻近PTU，并且所述PTU在行中邻近其他PTU和DTU但不邻近DTU；
提供执行用户具体系统设计的技术独立电路和网表描述；
执行技术映射，以将技术独立网表转变为可实现为多个BTU的逻辑晶体管单元(LTU)的网表；
通过创建耦合特定BTU的第一层级金属化图样来执行LTU放置功能，以从所述BTU形成基本逻辑单元；
通过创建第二层级金属化图样以耦合所述基本逻辑单元中的特定基本逻辑单元来执行LTU路由功能，以在所述LTU中形成复杂电路；
将所述LTU路由到一起，以形成在物理上实现所述用户具体设计的完整网表；
使用所述完整网表制造可编程晶体管阵列半导体集成电路，所述半导体集成电路包括以设置在半导体衬底上的行和列配置的所述BTU并具有将所述BTU的多个部分耦合到一起的第一和第二金属层；
电耦合所述已知好功能管芯和所述可编程晶体管阵列以形成单一电路；以及
形成装入所述单一电路的封装。
13.根据权利要求12所述的方法，其中，电耦合还包括：
在耦合至输入和输出终端的所述可编程晶体管阵列集成电路中形成多芯片模块(MCM)硅通孔(TSV)连接；
将所述已知好管芯电耦合至所述TSV连接，以及
设置物理上在所述可编程晶体管阵列集成电路之上的所述已知好管芯。
14.根据权利要求12所述的方法，电耦合还包括：
在所述可编程晶体管阵列集成电路上形成用于接收输入并发送输出信号的导电终端；以及
形成到所述导电终端和所述已知好管芯的焊线连接，以形成单一电路。
15.根据权利要求12所述的方法，其中，电耦合还包括：
设置物理上在所述可编程晶体管阵列集成电路之上的所述已知好管芯，其中，所述已知好管芯为执行选自存储器、数字硅处理器、微处理器、模拟前端、收发器、总线接口的组的一个功能的集成电路。
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