JP3811649B2 - 論理特徴付けビヒクルを使用した製品歩留り予測のためのシステムおよび方法 - Google Patents
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Description
本願は米国特許出願第09/442,699号(1999年11月18日出願)の一部継続出願である。また、本願においては、米国特許仮出願第60/166,307号(1999年11月18日出願)および米国特許仮出願第60/166,308号(1999年11月18日出願)に基づく権利を行使する。
【0002】
【発明の技術分野】
本発明は、一般的には集積回路の製造、より詳しくは製造歩留り(yield)を向上させるシステムおよび方法に関する。
【0003】
【発明の背景】
線幅がサブミクロンとなるまで発展を続けてきたシリコンをベースとする集積回路技術では、現在、数百万個の回路要素から成るチップを製造できる。このプロセスは非常に複雑であって、半導体、金属、絶縁体といった様々な材質のマルチレベルパターンを生成するための多数のプロセスステップを必要とする。各回路部分は、マルチレベル構造を有する金属配線によって、多数の微小なバイア(ビア、via)ホールを通して相互に接続される。各プロセスステップでは、これらの微細構造体の構造や材質に3次元の統計的ばらつきが生じる。系統的な欠陥やランダムな欠陥を含むこれらの統計的ばらつきは製品の歩留りと特性の両方を低下させ得る。歩留りや特性を低下させる要因はチップやウェハの各点ごとに変化し得るし、また、ウェハごとにも変化し得る。
【0004】
プロセス機能に関する高度の知識に基づいて行われる集積回路チップの最初の設計シミュレーションでは、標準の素子論理単位セルとメモリ単位セルとアナログ単位セルとを規定する標準セルライブラリと、多層膜構造および能動素子構造の限界と所望の寸法とを決定する設計ルールと、が作成される。この情報は、集積回路製品を製造するためのマスクセットの製作に使用される。また、各マスクレベルにおける多数のプロセスを詳細に規定する一組の製造プロセス仕様も作成される。各プロセスレベル用に製作されたマスクによって、Si基板に平行な2次元、つまり各プロセス層の平面内の寸法が規定される。さらに、製造プロセス仕様に基づいてその材質と特性とが決定されると共に、Si基板に垂直な第3の次元、つまり拡散深さや金属層の厚さや熱成長酸化層および堆積酸化層の厚さが決定される。
【0005】
新たなチップの設計に際して安定で実用的な製造プロセスを構成するためには、設計の反復が何度か必要となる場合がある。これらの反復ではマスクセットと製造仕様の両方の変更が起こり得る。このようなハイテク製品の出荷の生産サイクルのモデル化には、古典的なS字型の「学習曲線」が一般的に用いられている。この曲線の最初の平坦部分は設計およびプロセスの初期の試行の部分を表しており、一般には、非常に低く、安定しない歩留りでの生産時期に対応する。この初期段階では、低くとも安定した歩留りを得るべくプロセスを安定化するために製造プロセス仕様に変更を加えることができる。この生産サイクルの、いわゆる「立上り」部分は製品歩留りが安定化すると共に急速に向上する時期である。「学習曲線」の最後の部分は比較的平坦であり、製品歩留りが平坦で安定した時期に対応する。この段階では製品コストは実質的に歩留りで決まる。これは、全ての製造コストがほぼ一定となるからである。良く知られているように、この学習曲線サイクルの最初の2つの部分の製造コストは非常に高くなる。これは、数十億ドルの製造設備の減価償却費や高度な技術者の人件費によるものである。したがって、収益がプラスになるのは「立上り」サイクルの或る時点からであり、事業全体として収益が得られるのは、一般に、一定歩留りサイクルの初期からである。
【0006】
この30年間の集積回路技術では、回路の集積度は指数関数的に増加してきた。これは、特徴的「線幅」をサブミクロンにまで縮小することにより達成された。これにより、新製品の導入や既存製品の保守に対する経済的要件を考慮することが重要となってきている。つまりこれは、コスト要因がこの産業にとって非常に重要になってきているからである。
【0007】
一般に集積回路の初期設計段階では、プロセスの変更を包括的に試行することによってではなく、複雑なシミュレーションプログラムを使用することによって、歩留りや特性の要因の最適化が行われる。プロセスの変更ではなくシミュレーションプログラムを使用する動機は、プロセスステップを操作するにはずっと大きなコストが必要となるからである。
【0008】
従来技術では、製品チップのチップレチクル(chip reticle)内のスクライブ線領域(または、ボンディングパッド間の領域)にプロセスモニタ回路を設けることによりこの問題に対処してきた。このテスト構造は、通常、「スクライブ線モニタ(SLM:scribe line monitor)」と呼ばれる。この種のモニタの初期のものでは、このテスト構造について行ったDCテストの結果からシミュレーションモデルを用いてAC動作を外挿することを意図していた。最近の従来技術では、各素子の特性や歩留りを部分的にテストできるリングオシレータやマルチプレキサ素子などをSLMに内部回路として設けるACテスト法が開発されている。しかし、この場合のSLMの回路集積度は、製品チップ内の高集積度回路の大型アセンブリの挙動を正しく再現するには適切ではないことが分かっている。これは、マスクの光学的効果やフォトリソグラフィプロセスによって起こる。イワサ氏らによる米国特許第5,703,308号では、製品構造内部と共通のテストトランジスタに接続することによりこの問題を軽減している。他のSLMの設計例としては、回路遅延に影響を及ぼす最悪状況を再現するように選んだ配線長さとバイアホールのいくつかの組合せから成るものが挙げられる。他の例としては、論理素子の平均スイッチング時間を計測するために反転ゲートをいくつか直列接続したものもある。スガサワラ氏による米国特許第6,124,143号では、1より多いレベルで配線とバイアホールの再現を行っている。
【0009】
集積回路チップはすべてウェハ・レベルにおいて厳しい試験手続きを経ている。極めて費用のかかるこのような生産テスタは、主として機能を試験するために設計されている。プローブの接点構成さらには測定回路の能力の限界により、チップの公称性能は、これらの試験の結果を使用する以外に測定することができず、通常のチップ動作時に生じるナノ秒単位のスイッチング速度の正確な測定を妨げている。
【0010】
また、集積回路製品のための統計に基づく歩留りモデルを提供するために、エレガントなシミュレーション・プログラムは、観察された欠陥の等級を設計ルールおよびプロセス・ステップに相関させる試みの中で作成されている。例えば、マスク・セットからデータを与え、チップ内の歩留り分布を予測する試行がなされている。これらのプログラムは、知識ベースの集積回路技術に貢献してはきたが、このようなプログラムに、新規製品あるいは確立された製品の歩留りおよび性能に直接的な効果を持たせることは困難である。それは、設計の結果として極端に広範囲の変形形態が存在する場合、プログラムが集積回路製品の等級を表すことが極端に困難であることによるものである。特定の設計の相互接続スキームにおける(多重レベル)線長、形状、およびバイア孔の分布に対するランダム論理の大型アセンブリにおける変形形態は、その好例である。したがってこのようなシミュレーション・モデルには、この予測不可能な変動性を考慮することは困難である。1つの結論は、シミュレーション・プログラムに関して、従来技術は初期製品設計の作成には有用であるが、学習曲線の最適化すなわち最初の設計の性能の向上の点で極めて有効であることが証明されていない、ということである。
【0011】
事実解析の後、不満足をもたらす代わりに、成功の程度は異なるとしても、歩留りを予測するための多くの試行がなされている。したがって、集積回路製品の歩留りを予測するための改良型システムおよび方法が必要である。
【0012】
【発明の概要】
本発明は、少なくとも1つの組合せ回路エレメントおよび組合せ回路エレメントを制御する制御回路を備えた特徴付けビヒクル(vehicle)である。制御回路は、試験パターンの信号を組合せ回路エレメントに入力するための入力機構を備えている。出力機構は、試験パターンに基づいて組合せ回路エレメントによって出力される出力パターンを記憶している。リング・バスは、出力手段を入力手段に接続し、発振させている。カウンタが発振周波数をカウントし、それにより組合せ回路エレメントの性能が測定される。
【0013】
以下の特注を除き、添付の図は非スケールである。
【0014】
【実施形態の詳細な説明】
1999年11月18日出願の米国特許出願第09/442,699号、1999年11月18日出願の米国仮特許出願第60/166,307号、および1999年11月18日出願の米国仮特許出願第60/166,308号は、すべて参照によりその全体が本明細書に組み込まれる。
【0015】
最悪の場合の線およびバイア(ビア)経路、すなわち最悪の場合のゲート論理ファンインおよびファンアウト状況が極めて多数に及ぶ場合、製品テスタでは、製品設計の臨界要因を評価するための測定をすることができない。したがって大きな歩留り変動が生じた場合、製品テスタではその原因を突き止めることができず、また、集積回路製品の既存の歩留りあるいは性能の改善を導くことになる十分な情報を提供することもできない。
【0016】
図31を参照すると、本発明による集積回路歩留りを予測するための、一括して10で示されるシステムによって実行されるステップを示すブロック図が示されている。システム10は、少なくとも1つのタイプの特徴付けビヒクル12を利用している。特徴付けビヒクル12は、最終製品に組み込むべき少なくとも1つのタイプのフィーチャを表す少なくとも1つの特定フィーチャを組み込んだ集積回路構造を構築するために必要な情報を含むソフトウェアの形態であることが好ましい。例えば、特徴付けビヒクル12は、考察中のプロセス・フローの金属相互接続モジュールの健全性および製造可能性を徹底的に調査するために、単一リソグラフ層のショート・フロー試験ビヒクルを画定することができる。製造中に製品に影響する可能性のある様々な弊害の信頼性の高い捕獲、すなわち識別を可能にするために、構造は十分に大きく、また、実際の製品すなわち製造プロセスを実行中の製品のタイプに十分に類似していなければならない。ショート・フローおよびそれらの中に具体化された構造についてのより多くの特定の例および説明を以下に示す。
【0017】
ショート・フロー(短絡流れ、short flow)は、集積回路製造サイクルにおける総プロセス・ステップ数の特定のサブセットのみを包含するものとして画定される。例えば、総製造サイクルが最大450あるいはそれ以上のプロセス・ステップを含むことができる一方で、能動デバイスおよび多重相互接続層には歩留りモデルを得る必要がないため、すなわちプロセス・フロー中の単一の相互接続層に関連するこれらのステップを苦しめる弊害を正確に診断することができるため、単一の相互接続層の製造の可能性を調査するために設計されるような特徴付けビヒクルは、少数、例えば10〜25のプロセス・ステップしか必要としない。
【0018】
特徴付けビヒクル12は、提案されている製品レイアウトの1つまたは複数の属性に整合するフィーチャを画定している。例えば、特徴付けビヒクル12は、これらの特定の設計タイプを悩ませ、かつ、歩留り損失の原因となり得る弊害を決定するために、提案されている製品レイアウト(例えば、線の太さ、間隔および周期性の例、線の曲がりおよび走行等)を表すフィーチャを含む部分レイアウトを有するショート・フロー試験ビヒクルを画定することができる。
【0019】
また、特徴付けビヒクル12は、デバイス性能およびプロセス・パラメータ、およびレイアウト属性の関数としてのモデル・デバイス・パラメータに関するレイアウト近隣の影響を調査するため、および製品性能と最も良く相関するデバイスを決定するために、提案されている設計の1つまたは複数の能動領域および隣接するフィーチャを画定することができる。さらに、全プロセスのすべてのモジュール・コンポーネントの可能なすべての範囲あるいは主要なサブセットが実行(利用)されるように、十分な数のショート・フロー・ビヒクルを構成し、解析することにより、特定の製造製品を悩ませている、すべてではないにしても多くの歩留り問題の完全な評価を明らかにし、モデル化し、および/または診断することができる。
【0020】
特徴付けビヒクルは、製造中の製品に生じ得る歩留り問題を評価し、診断するための情報を提供するだけでなく、歩留りを正確に予測するために使用することができる歩留りモデル16を生成するように設計されている。これらの歩留りモデル16は、他にもあるが、製品計画、全プロセスにわたる歩留り改善活動の優先化、および製造の可能性をより高くするための製品自体の本来の設計の修正を始めとする目的に使用することができる。
【0021】
本発明が意図する特徴付けビヒクル12の試験構造の大半は、電気試験用として設計されている。そのために、各特徴付けビヒクルによって評価されるモジュール内の故障および欠陥を検出する信頼性が極めて高くなっている。この高水準の信頼性は、検査装置では期待することができず、あるいは約束されない。また、電気試験は高速かつ安価であるため、データ収集の速度および量がそれぞれ極めて速く、かつ、大量である。このように、満足すべき有効な診断および/または歩留りモデルを実現することができる。
【0022】
特徴付けビヒクル12は、テープまたはディスク上のGDS2レイアウトの形態であり、レチクル・セット生成用として使用されることが好ましい。レチクル・セットは、製造サイクル14の選択部分の間、歩留りモデル16を生成するために使用される。したがって歩留りモデル16は、特徴付けビヒクル12によって画定されたレチクル・セットを用いて、選択製造プロセス・ステップを経たウェハの少なくとも一部から測定されたデータで構成されることが好ましい。
【0023】
歩留りモデル16は、特徴付けビヒクルによって画定されたレイアウトを具体化するだけでなく、製造プロセス・オペレーション自体によって導入されるアーチファクトを含んでいる。また、歩留りモデル16は、プロトタイプ・アーキテクチャおよびレイアウト・パターン、ならびに電気試験データの収集および歩留り予測の精度および信頼性を向上させる動作速度でのプロトタイプ・セクションの試験を容易にする機能を含んでいる。
【0024】
抽出エンジン(extraction engine)18は、提案されている製品レイアウト20からレイアウト属性を抽出し、かつ、この情報を歩留りモデル16に引き入れ、製品歩留り予測22を得るためのツールである。このようなレイアウト属性には、例えば、バイア冗長性(via redundancy)、臨界領域、正味長さ分布、および線幅/間隔分布が含まれている。次に、提案されている製品レイアウト20からのレイアウト属性、および特徴付けビヒクル12からの情報に基づいて製造された歩留りモデル16からのデータを与えることにより、製品歩留り22が予測される。本発明によるシステムおよび方法を使用することにより、獲得可能な予測可能製品歩留りを、各被定義属性、機能ブロックすなわち層、あるいは結果として生じる全製品レイアウトのための歩留り予測に関連したものにすることができる。
【0025】
次に図32を参照すると、一括して24で示す、抽出エンジン28によって製品レイアウト20から設計属性26を抽出するための帰還ループをさらに備えた、本発明による集積回路歩留りを予測するためのシステム10のブロック図が示されている。本発明のこの特徴によれば、特徴付けビヒクル12は、製品レイアウト20の属性を使用して展開されている。この場合、製品レイアウトの属性が抽出され、属性の範囲が特徴付けビヒクル12内に及ぶことを保証している。例えば、線間隔分布、幅分布、密度分布、およびアイランド・パターン数を決定するために製品レイアウトが解析され、実際に製造プロセスの設計ルールの全体セットのサブセットが展開される。サブセットは、考察中の特定の製品レイアウトに適用することができる。パターンに関しては、製品レイアウトの解析により、最も共通するパターン、二番目に共通するパターン等々が決定される。これらは、特徴付けビヒクル12中に包含させるためにこれらのパターンのすべてを包含する設計属性26を生成する抽出エンジン28によって抽出される。密度に関しては、製品レイアウトの解析により、例えば第1の金属の密度が10%から50%までであることが分かると、特徴付けビヒクルは、第1の金属に対して10%から50%の全範囲を含むことになる。
【0026】
例示的特徴付けビヒクル12は、論理特徴付けビヒクル(LCV)である。図1は、例示的LCV12内に含まれるJIG回路3105の線図である。本発明によるLCV12は、メモリ・セルすなわち組合せ論理回路、および基本アナログ回路などの複数の回路を結合し、かつ、操作している。
【0027】
組合せ論理回路は、組合せ関数すなわちブール関数(例えばAND、OR、NAND等)のみを含む、相互接続された回路である。組合せ回路内には、ラッチあるいはフリップ・フロップなどのメモリ・エレメントは含まれていない。一般には組合せ回路は、その出力信号が単純にその入力信号に印加される値によってのみ決まる機能を実行している。したがって組合せ論理回路はループ・フリー回路である。「ループ・フリー」とは、回路内のゲートの出力が、直接的あるいは間接的にそのゲートに入力されない、という意味である。組合せ回路は、メモリ・エレメントを何ら有しておらず、また、いかなるデータも記憶することができない。したがって組合せ回路SC1にデータが入力されると、クロック信号を何ら待機することなく出力データを読み出すことができる。出力データは入力データによってのみ決まり、記憶されている如何なるデータにも左右されない。
【0028】
LCVは、
1.有効な試験および回路問題の有効なデバッグ
2.あらゆる埋込み組合せ回路を制御し、かつ、JIGに組み込まれたカウンタを使用して埋込み回路の高速性能試験をサポートするための専用回路(以下、図1および2に関連して以下で示し、かつ、説明する「JIG」3105と呼ぶ)の使用
3.JIG中に埋め込まれるこのような組合せ回路の機能試験の許容
4.組合せ回路の任意の数の出力および任意の数の入力をリング発振器として結合することにより、JIG中に埋め込まれるこのような組合せ回路の高速性能試験を実施する能力
5.歩留りおよび性能に対するその影響を決定し、かつ、モデル化するための、隣接デバイスおよびプロセスへの先在回路に関連する変化の印加
6.秩序立った回路操作のためのデザイン・オブ・エクスペリメント(DOE)手法
7.歩留りおよび性能に関連するFEOL(フロント・エンド・オブ・ライン)プロセス問題の評価
8.歩留りおよび性能に関連するBEOL(バック・エンド・オブ・ライン)プロセス問題の評価
9.歩留りおよび性能に関連するデバイスおよびゲートのレイアウト/設計問題の評価
10.歩留りおよび性能に関連する相互接続/クロス・トークのレイアウト/設計問題の評価
11.未来世代のプロセス設計ルールの評価
12.未来世代のセル・ライブラリの評価
13.観察し、かつ、モデル化すべきダイ中の空間的または系統的故障
を可能にする。
【0029】
論理特徴付けビヒクル(LCV)の目的の1つは、回路の歩留りおよび性能を改善するためのデータを提供することである。したがってLCVを使用することにより、任意の回路の機能試験および性能試験が可能になる。LCVの設計フローおよび試験フローに分けて詳細に説明する。
【0030】
1.設計フロー:
設計フローは、LCVを設計するための異なるステップを記述したものである。
・LCVの設計に必要な入力
・LCVモジュールの記述
・JIG3105
・JIG内の組合せ回路
・FEOL/デバイス/ゲート支配組合せ回路(SC1)
・BEOL/相互接続支配組合せ回路(SC2)
・メモリ・ブロック
・アナログ・ブロック
・JIG、SC1、SC2、メモリ・ブロックおよびアナログ・ブロックのアセンブリ
・LCVモジュールおよびLCVユニットのアセンブリ
・変形形態のDOEベース設計
・フロア計画(場所および経路)
・自動化
【0031】
LCVの設計に必要な入力:
LCVを設計するための入力の1つは、層およびこれらの層中に画かれるエレメントの寸法を記述した一組のプロセス設計ルールである。したがって例えば、相互接続層中の線としてデバイスの接続を画くことができる。設計ルールにより、層の名称およびこのような接続線の最小線幅、ならびに異なる接続線の間の最小間隔が指定される。LCVの原理設計は、これらのルールには無関係である。つまりLCVは、任意の所与の組の設計ルールに対して設計することができる。
【0032】
第2の入力は、セル・エレメントのライブラリである。これらのセルは、論理機能のレイアウト記述である。例えばセル・ライブラリは、製品チップを設計するために使用されるNANDゲートおよびNORゲートなどの基本論理関数を含んでいる。通常、セル・ライブラリは、異なる論理関数を実施するために、数百個の異なるセルを含んでいる。セル・ライブラリは、上で説明した一組の設計ルールに従い、所望の回路関数を実行させるために、任意の組合せのセルを使用することができる。LCVは、12個程度の極めて基本的な関数しか使用していないため、LCVの原理設計は、セル・ライブラリには無関係である。つまりLCVは、任意の所与のセル・ライブラリに対して設計することができる。また、必要なことは、セルのレイアウト記述のみである。
【0033】
LCVモジュール設計:
図22および23Bに示すように、LCV12の基本モジュール2200は、メモリ・ブロックMB1、アナログ・ブロックAB1、FEOL/デバイス/ゲート支配論理ブロック(SC1)、BEOL/相互接続支配論理ブロック(SC2)、およびこれらのブロックを制御するためのそれぞれのJIG3105および3106を備えている。図1は、所望の機能試験および性能試験を可能にするためのJIG3105およびJIG内部の中央の任意組合せ回路(SC1のラベルが振られている)を示している。
【0034】
図1および2は、簡略化したJIG3105をより詳細に示したものである。入力および出力を備える組合せ回路SC1は、JIG3105の中央に実施されている。JIG3105は、その埋込み組合せの機能試験および性能試験を制御している。組合せ回路SC1の各入力A、BおよびCは、JIG3105のSCAN INセル103に接続されている。組合せ回路SC1の各出力X1、X2は、JIG3105のSCAN OUTセル104に接続されている。SCAN INセル103およびSCAN OUTセル104は、組合せ回路SC1を取り囲んでいるループL1に接続されている。図2にはSCAN INセル103およびSCAN OUTセル104の2つしか示されていないが、任意の数および任意の順序のSCAN INセルおよびSCAN OUTセルが、JIG3105内に可能であり、組合せ回路SC1によって与えられる任意の順序に従わせることができる。例えば、多くのSCAN INセル103およびSCAN OUTセル104を有する典型的なJIG3105の詳細図について、図10に照らして以下でさらに詳細に説明する。
【0035】
ループL1は、SCAN INセルおよびSCAN OUTセルを介してデータのシフトを制御するJIG制御回路102によって閉路されている。また、組合せ回路SC1の性能を決定するためのカウンタC1が設けられている。
【0036】
I/OポートPを通してJIG3105にデータを書き込み、かつ、JIGから読み出すことができる。図2では、例えば幅8ビットの語を、テスタ(図示せず)からJIG3105へ、あるいはJIG3105からテスタへ転送することができる。他の任意の語長を実施することもできる。一般に、語長は、共通データ転送バスDTB(図23Bに示す)を使用することにより、すべてのブロックへのアクセスを容易にするために、メモリ・ブロックMB1のサイズに調整される。
【0037】
もう一度図1および2を参照すると、JIG3105に語が書き込まれると、語は、走査バス上のSCAN INセルおよびSCAN OUTセル中にシフトされる。この走査バスは実際にJIGを2回ループしている。INPUT LOOPと呼ばれる第1のループI1は、JIGに書き込まれる制御信号専用である各SCAN INセルの3つのIラッチ、I1、I2およびI3(選択、反転およびDUT(試験中のデバイス))とSCAN OUTセルのIラッチI4とを接続している。OUTPUT LOOPと呼ばれる第2のループI2は、組合せ回路の出力情報専用であるSCAN OUTセルのOラッチとカウンタ・セルLSB0〜LSB7およびMSB0〜MSB7とを接続している。したがって1つのインタフェースPが、JIGへのデータ転送およびJIGからのデータ転送を処理することができる。
【0038】
2つのループL1およびL2が、データ転送に必要なステップ数を最少にしている。入力データに必要なことは、第1のループL1を介して入力データをシフトさせることだけであり、また、出力データに必要なことは、出力データを第2のループL2へシフトさせることだけである。両方のループが接続されているため、出力データを読み出している間に、新しい入力データを書き込むことが可能である。これにより走査バスへのデータの可能アクセス速度が最速になり、試験時間が短縮され、極めて高価になる。走査バス上のデータの損失を防止するために、SCAN INセルおよびSCAN OUTセル内のラッチのクロック信号に対抗してデータ・フローが実施されている。さらに、それぞれの追加ラッチSCAN1およびSCAN2が、INPUT LOOPとOUTPUT LOOPの間の各渡り部分に設けられている。これらの追加ラッチは、先ずクロック信号に接続され、テスタには「可視」ではない。
【0039】
JIGは、SCAN INセル毎にラッチI1を使用して、組合せ回路SC1の入力信号に任意の試験パターンを置き、組合せ回路SC1の出力信号の応答を読み取ることができる。読み取られた応答は、SCAN OUTセルのOラッチに記憶される。したがって、組合せ回路SC1に対する完全な機能試験を実施することができる。
【0040】
また、組合せ回路SC1の性能を測定するために、JIG3105は、組合せ回路の1つまたは複数の出力信号X1、X2を、RING BUSを使用して組合せ回路の1つまたは複数の入力信号A、B、Cに接続することができる。したがって、組合せ回路SC1の入力信号A、B、Cおよび出力信号X1、X2は、リング発振器のように接続される。リング・バスを組合せ回路SC1の入力信号に接続するためには、対応するSCAN INセルのI2ラッチに「1」が書き込まれる。リング・バスを組合せ回路SC1の出力信号に接続するためには、対応するSCAN OUTセルのI4ラッチに「1」が書き込まれる。選択経路をリンギングさせるために追加インバータを必要とする場合は、SCAN INセルのI3ラッチに「1」が書き込まれる。JIG3105内のカウンタは、RING BUS上の周波数をカウントしている。カウンタは、組合せ回路SC1の性能表示器である。
【0041】
一般的にはJIGの内部に任意の組合せ回路を設けることができる。LCVの目的は、歩留りおよび性能を改善することであるため、組合せ回路はプロセスおよび設計専用データ解析をサポートしなけれなばらない。そのために、2つの異なる組合せ回路がそれぞれのJIGの内部に実施されており、かつ、LCVモジュールの内部に設けられている。
1.FEOL/デバイス/ゲート支配論理回路(SC1)
2.BEOL/相互接続支配論理回路(SC2)
【0042】
この2つのブロックの考察に入る前に、JIGに関して以下の節でさらに詳細に説明する。
【0043】
JIG
例示的JIG100のエレメントを図2に示す。クロック信号CLK、INPUT LOOP(「Scan1」とも呼ばれる)、OUTPUT LOOP(「Scan2」とも呼ばれる)、およびRING BUSの他に、JIG上のデータ転送を制御するために複数の制御信号が使用されている。「リセット」信号は、JIG全体のマスタ・リセットを可能にする。信号「ModeShiftInv」(テーブル1の「E1」および「E2」から引き出される)は、データをシフトさせるために、チェーン内のすべてのラッチを接続する。「ModeScanInv」(テーブル1の「E1」および「E2」から引き出される)信号は、ラッチによる組合せ回路の入力へのデータの書込み、および組合せ回路の出力上の応答のリード・バックを可能にする。信号「ModeRing」(テーブル1の「ModeScanInv」および「FD1」から引き出される)は、JIGのモードを、組合せ回路の1つまたは複数の出力がRING BUSを介して組合せ回路の1つまたは複数の入力に接続されるモードにセットする。テーブル1は、これらの信号がJIG内のデータ・フローをどのように制御するかを詳細に記述したものである。JIGコントローラ102が含まれている。
【0044】
【表1】
【0045】
SCAN INセルおよびSCAN OUTセルを制御するための信号は、図2および3に示すようにJIGコントローラ102内で生成される。左側の信号はすべてパッドへ経路化され、テスタを介して外部からアクセスすることができる信号である(Bus、E0、E1、E2、Scan1in、Scan2in、SelectおよびStrobe)。インタフェース・ブロックI46へのデータの書込み、およびインタフェース・ブロックからの読出しが可能なところにはデータ・バスが存在している(図3の場合、例えば8ビット幅であるが、任意のビット・サイズが可能である)。また、JIG3105とテスタ(図示せず)の間のデータの交換を制御するための5つの信号が存在している。「ストローブ」信号はクロック信号CLKに翻訳される。「選択」信号は、メモリ・ブロックとJIGのデータ・バス上での並列使用を可能にする。信号E0は、LCVモジュール内の2つのJIGを区別する信号である。最後に、E1およびE2は、内部信号「ModeScan」および「ModeShift」に翻訳される。「ModeRing」信号は、JIGがリング発振器モードにある間はデータの転送がないため、データ・バスのビット0およびビット1から取得される。これらのすべての翻訳は、図37に示す、「Reset」と呼ばれるブロックI82の中で処理される。
【0046】
また、JIGコントローラ102は、組合せ回路の性能測定を実行するために使用されるカウンタI45を備えている。(1)組合せ回路の選択出力信号を搬送するRingInと、(2)組合せ回路の選択出力反転信号を搬送するRingInvInの2つのRING BUS信号がある。各RING BUS信号は、4ビット・カウンタI45に接続されている。非反転RING BUS信号に接続されたカウンタI45は、このバス上で生じる立上り縁をカウントしている。反転RING BUS信号に接続されたカウンタは、このバス上で生じる立下り縁をカウントしている。RING BUS上の周波数は極めて高いため、この2つの4ビット・カウンタは、正確なカウントを可能にするためにRING BUSに極めて接近して配置され、カウントの開始および停止の間のあらゆるグリッチを防止している。次の手法が使用されている。
【0047】
1.組合せ回路の選択出力信号をRING BUSに接続する。
2.組合せ回路の選択入力信号をRING BUSに接続する。RING BUSがリンギングを開始する。
3.リング周波数が安定すると、開始/停止信号をRING BUS周波数に同期させるカウンタの前段にRING BUSが接続される。そうすることにより開始/停止信号は、開始/停止信号がRING BUS上の立上り縁または立ち下がり縁を妨害しない場合、ただカウンタに渡されるのみである。図4にこの同期化回路を示す。
4.カウンタを開始させる
5.カウントする
6.カウンタを停止させる
7.カウンタの同期化前段の作動を停止させる
8.RING BUSへの組合せ回路の選択入力信号の接続を解除する。RING BUSはリンギングを停止する。
9.テスタから読み取られるべくカウンタ・データの準備が整う。
【0048】
高速4ビット・カウンタに可能なことは、カウント周期の間、16個の立上り縁または立下り縁をカウントすることだけである。そのためにカウント時間が極めて短く、測定周波数がRING BUS上の周波数よりはるかに遅いテスタ(図示せず)では良好に制御することができない。カウント窓を広げるために、追加11ビット「第2段」カウンタが実施されている。図5は、2つの高速4ビット・カウンタ(図5において、I144およびI145のラベルが振られている)、および追加第2段11ビットカウンタの配列を示したものである。この11ビット・カウンタの入力は、2つの高速4ビット・カウンタのキャリー・アウト信号によって供給されている。各高速4ビット・カウンタのキャリー・アウト信号の転送周波数は、RING BUS上の元の周波数の1/16である。この周波数は余りにも低すぎ、タイミングに関連するあらゆる問題の原因になるため、11ビット・カウンタは、JIG内の任意の場所に設けることができる。カウンタの結果をOUTPUT LOOPに含ませるために必要な経路化努力を最小にするためにインタフェース・ブロックが選択された理由は、そのためである。
【0049】
カウンタが、カウントした立上り縁および立下り縁の有効数を保持すると、ビット5を得るために両方の4ビット・カウンタの結果が加算される。11ビット・カウンタは、インタフェースを介してテスタに転送される合計16ビット語のうちの残りのビット6〜ビット16を保持する。
【0050】
RING BUS上の各立上り縁には、RING BUS上の立下り縁が後に続く。開始/停止信号は縁に同期化されているため、カウント周期の間、立下り縁より立上り縁の方が1つだけ多い場合(あるいはその逆)が存在する可能性がある。しかしその違いが2つ以上になることは有り得ず、したがって簡易加算回路を用いて、16ビット・カウンタ結果の5ビット・セグメントを決定することができる。この加算器は、2つの高速4ビット・カウンタ結果のうちの小さい方を単純にビット2〜ビット5として選択することができる。16ビット・カウンタ結果のビット1は、各高速4ビット・カウンタのビット1のXOR関数である。図6は、この簡易加算器を示したものである。
【0051】
立上り縁あるいは立下り縁のいずれかが、組合せ回路SC1の競合状態によるグリッチを示すと、4ビット・カウンタの2つの値の差が1より大きくなることがある。これが生じるとエラー・フラグがセットされ、また、インタフェース・ブロックに転送される。エラー・ビットを計算し、かつ、いずれの4ビット・カウンタがより大きい値を保持しているか計算する回路を図7に示す。
【0052】
「EvaluateCell」(図5)と呼ばれる、この回路のビット−ワイズ配列により、5ビット以上あるいは3ビット以下の高速カウンタを必要とする場合に、回路を容易に変更することができる。立上り縁および立下り縁のカウントに関係しているすべての回路は、このビット−ワイズ配列を有しているため、必要に応じて高速カウンタのビット数を容易に変更することができる。インタフェース・ブロックおよびその第2段カウンタについても、同様に容易に変更することができる。
【0053】
また、例示的JIG3105は、図8に示すようにインバータ・チェーンを備えている。チェーンは任意の奇数の数のインバータを含み、その入力および出力が接続されるとリング発振器を形成する。予備試験フェーズの間、図8のこの簡易リング発振器をRING BUSに接続することにより、リング・モードの機能試験を実行することができる。また、測定結果は、RING BUS自体の基準性能値を提供する。さらに、カウンタおよびJIG3105の他の部分を試験するために、複数のJIGデバッグ・モードを含むことができる。これについては、以下の「TestFlow:JIG Test」の節でより詳細に考察する。図9に「Reset」ブロックの修正部分を示す。
【0054】
1999年11月18日出願の米国仮特許出願第60/166,308号の節「Jig」に、JIGコントローラに使用されているすべてのブロックの詳細図、およびSCAN INセルおよびSCAN OUTセルの図が示されている。
【0055】
JIG内の組合せ回路
一般には任意の組合せ回路をJIG3105内に設け、その機能および性能を決定することができる。したがって、例えば観察された問題を研究し、解決するために、製品チップの臨界回路を単純にコピーし、JIG中にのり付けすることができる。
【0056】
しかしながら、あらゆるプロセスおよび設計に関連する問題を解決するために、はるかに多くの汎用組合せ回路を選択することもできる。回路には、セル・ライブラリ内に提供される、ゲートとも呼ばれる組合せセルと結合されるデバイスが含まれている。これらのエレメントは、所与の仕様を実行するブロックにまとめて接続されている。したがって、歩留り測定および性能測定のために解析される基本的に2つのレベル「デバイス/ゲート」および「相互接続」が存在している。
【0057】
回路の製造に関しては、デバイスおよび相互接続は、異なるレイアウトで製造される。フロント・エンド・オブ・ライン(FEOL)はデバイスを製造し、バック・エンド・オブ・ライン(BEOL)は相互接続を製造している。
【0058】
したがって、FEOL/デバイス/ゲート支配論理回路SC1を含むJIG3105と、BEOL/相互接続支配論理回路SC2を含むJIG3106の2つのJIGを使用することが好ましい。
【0059】
FEOL/デバイス/ゲート支配論理組合せ回路(SC1)
JIG3105内に組合せ回路として設けられるFEOL/デバイス/ゲート支配論理組合せ回路SC1の目的は、デバイスおよびゲートの歩留りおよび性能に関する情報を得ることである。したがって、回路SC1の相互接続部分は、可能な限り小さくなければならない。また、回路の機能は以下に列記するようなものでなければならない。
【0060】
1.試験を平易にするために平易な機能を提供する;
2.相当なチップ面積を可能な限り少ない入力信号および出力信号で満たすために、可能な限り多くのゲートを提供する;
3.回路故障の原因となったデバイス/ゲートに対する故障試験パターンのバック・トレースが可能である;
4.JIG制御性能測定に依存する経路遅延に関する結論を可能にするために、入力信号と出力信号の間に異なる数のゲートを含む;
【0061】
これらの目標を満たす一例示的回路は、整数値の平方根を計算するための組合せ回路である:
【数1】
OUTPUT=sqrt(INPUT)
【0062】
したがって、この回路の入力信号に、例えば2ビット整数値111111(64)が印加されると、出力は2ビット整数値111(8)を提供する。機能記述は平易(わずかに1行)であり、したがって試験ベクトルの生成も容易である。
【0063】
回路がn個の出力信号を有している場合、その2倍の入力信号が必要である。ゲート数したがって回路を実施するための面積が、入力信号および出力信号の数の二乗で増加する。故障試験ベクトルのバック・トレースおよび異なる経路長も、平方根関数の実施方法によって決まる。
【0064】
本明細書において示す図では、ニュートン−ラフソン・アルゴリズムに基づく実施態様が選択されているが、他の任意のアルゴリズムを選択することもできる。ここでは、例えば平方根組合せ回路(SQRT)は、16個の入力信号および8個の出力信号を使用して実施されている。他の任意の数を選択して、所与のJIG面積を満たすこともできる。1999年11月18日出願の米国仮特許出願第60/166,308号の節「Standard Cell Block1(SC1)」に、このSQRTの詳細図が示されている。
【0065】
回路の歩留りおよび性能にゲート密度が大きく影響することが知られているため、図10および11に示すように、FEOL/デバイス/ゲート支配論理回路(SC1)を形成するために3つのSQRTが1つのJIG内に設けられ、経路化されている。3つの組合せ回路(この例では、3つのSQRT回路)の図は同一であるが、ほぼスケール通りである図12に示すように、3つのレベルのゲートおよびデバイス密度を実現するために、配置が異なり、かつ、経路も異なっている。
【0066】
図10は、72個の接続部(辺当たり18個)を有する組合せ回路SC1の実際のJIG構成を示したものである。SCAN INブロックおよびSCAN OUTブロックは、存在する接続部の数に対して二重化されている。
【0067】
各SQRT関数(SQRT A、SQRT B、およびSQRT C)は、約18,000個のデバイスを有している。SQRT Aの大きさは、SQRT Bの大きさの1.5倍であり、また、SQRT Bの大きさは、SQRT Cの大きさの1.5倍である。各経路の独立した制御は、合成中に演習することができる。
【0068】
試験およびいくつかのタイミング図に関して、以下の「Test Flow」の節でさらに詳細に考察する。
【0069】
BEOL/相互接続支配論理組合せ回路(SC2)
JIG3106内に設けられるBEOL/相互接続支配回路SC2の目的は、相互接続エレメントの歩留りおよび性能に関する情報を得ることである。したがって、回路のデバイス/ゲート部分は、可能な限り小さくなければならない。また、回路の機能は以下に列記するようなものでなければならない。
【0070】
1.試験を単純にするために単純な機能を提供する;
2.相当なチップ面積を可能な限り少ない入力信号および出力信号で満たすために、可能な限り多くの相互接続線を個別接続に提供する;
3.回路故障の原因となった相互接続線およびレベルに対する故障試験パターンのバック・トレースが可能である;
4.JIG制御性能測定に依存する経路遅延に関する結論を可能にするために、入力信号と出力信号の間に異なる長さの相互接続線を含む;
5.クロス・トークに関連する歩留り損失および性能損失を可能にする;
【0071】
これらの目標を満たす一例示的回路は、2つのゲートの間に長い相互接続線を使用するリング発振器である。BEOL/相互接続支配論理回路(SC2)の場合、リング発振器の2つのゲートの間に、数本の異なる線が実際に設けられている。図13は、リング発振器を形成するゲート1304のチェーン1302をさらに示したものである。この実施例で選択されているゲートのタイプは、NANDゲート1304であるが、この回路を構築するために他の任意のゲートを選択することもできる。また、任意の数のゲートをチェーン1302に使用してリング発振器を実施することができる。一般にはチェーン1302内のゲート1304の数は、製品チップの典型的な経路のゲート数に対応させなければならない。信号は、奇数の数(例えば図の場合、53個)のゲートを通過した後、選択回路1310によって選択される相互接続線のグループに接続される。線は、線の様式および長さにグループ化されている。
【0072】
線の様式には、他にもあるが以下が含まれる。
・バス・タイプ並列走行線
・図14Aおよび14Bに示すランダム経路線
・相互接続線のレベル/層
・単層線
・ビア・チェーン
【0073】
異なる線長の値は、少なくとも1マグニチュードの値をカバーしなければならない。テーブル2および3は、線の様式および線長値のための可能デザイン・オブ・エクスペリメント(DOE)を示したものである。テーブル3において、「EW」が東西を表し、「NS」が南北を表すことに留意されたい。一般には実施される線の本数は、JIG3106のSCAN INセルおよびSCAN OUTセルの数によってのみ制限される。クロス・トークに関連する性能測定を可能にするために、各線をいくつかの可能信号にセットすることができる。そのために、図15に示す選択回路が使用されている。
【0074】
【表2】
【0075】
【表3】
【0076】
したがって、例えば各線を以下のようにすることができる。
1.常に「1」にセットする
2.常に「0」にセットする
3.リング発振器チェーン内に接続する(全周波数)
4.周波数分周器を介してリング発振器に接続する(半周波数)
5.シフトされたリング発振器周波数に接続する
6.浮動
【0077】
例えば、図13に示すSC2の場合、合計10本の相互接続線が実施されている。一般には任意の線数で実施することができる。
【0078】
JIG3106内の所与の面積を満たすために、BEOL/相互接続支配論理回路(SC2)は1個ではなく数個の、上で説明した同一相互接続線構成を有するリング発振器を実際に含んでいる。リング発振器間の相違は、選択されたゲートの種類である。図16は、6つの異なるゲート、NAND、AND、INVERTER、BUFFER、MUXデータ経路、およびMUX選択経路を有するSC2の図を示したものである。一般には、JIG3106内の所与の面積を満杯にするために任意の数のゲートを選択することができる。図17は、SC2を形成するための、JIG3106内部の異なるリング発振器の設置方法を示したものである。図18は、この実施例SC2のレイアウトを示したものである。リング発振器のゲートは、回路の中央に設けられている。これらは、中央ブロックの左右の2つの相互接続ブロックである。
【0079】
1999年11月18日出願の米国仮特許出願第60/166,308号の節「Standard Cell Block2(SC2)」に、この実施例SC2の詳細図およびタイミング図が示されている。
【0080】
メモリ・ブロック
メモリ・ブロックは製品チップの中で広く使用され、機能試験が簡単なことで知られているため、少なくとも1つのメモリ・ブロックが、各LCVモジュールの中で実施されている。図19は、メモリ1902がどのようにしてLCVモジュール12に埋め込まれるかを示したものである。メモリ・ブロックのすべての信号は、JIG3105、3106を使用している同一データ転送バスDTBに接続されている。そのために、メモリ・アドレス信号は、この実施例では9ビット幅である「EnableAddress」ブロック1904を通過している。メモリ・データ信号は、この実施例では8ビット幅である「EnableData」ブロック1906を通過している。両ブロックは、データ転送全体およびメモリ・ブロック選択を処理する「Rest2」ブロック1908によって制御されている。
【0081】
LCVメモリ・ブロックMB1の場合、データおよびアドレスのビット−ワイズ設計がブロック1904および1906を個々にイネーブルするため、任意の数のアドレス線およびデータ線を処理することができる。メモリ・ブロックMB1は、それだけではないが、ROM、RAM、DRAM、SRAM、SDRAM、EDRAM、FlashRAM、EEPROMを含むことができる。
【0082】
1999年11月18日出願の米国仮特許出願第60/166,308号の節「SRAM」に、一例示的メモリ・ブロックの詳細図およびタイミング図が示されている。
【0083】
アナログ・ブロック
混合信号設計をサポートするプロセスの場合、LCVモジュールにアナログ・ブロックAB1を追加することもできる。既に説明した論理ブロックとは対照的に、アナログ・ブロックAB1は、パラメトリック・アナログ試験を可能にする個々の組のピンを有している。通常、アナログ・ブロックAB1は、他にもあるが、
【0084】
1.Idr 変化
2.例えば次のようなデバイスのローカルおよびグローバル整合
(a)トランジスタ
(b)抵抗器
(c)コンデンサ
3.漏れ
4.プラズマ誘導損傷(PID)
5.プロセス・ネイバーフッド(PN)依存パラメータ変化
6.デバイス・ネイバーフッド(DN)依存パラメータ変化
を抽出することができる小型標準回路を含んでいる。
【0085】
また、アナログ・ブロックAB1は、他にもあるが、
1.VCO
2.PLL
3.異なる負荷を有するリング発振器
などの、しばしば標準回路として使用される回路を含むこともできる。
【0086】
図20は、特定製品の最も広く使用されるユニットに個別化されたアナログ・ブロックの実施例を示したものである。
【0087】
これらのデバイスおよび小型回路の多くは、アナログ・ブロック内で複数回にわたって実施される。その場合、本明細書において詳細に説明するデザイン・オブ・エクスペリメント(DOE)に従うこれらの回路間に特定の設計変化が存在する。このようなDOEレベルは、他にもあるが、テーブル4で選択されるパラメータを含むことができる。
【0088】
【表4】
【0089】
また、アナログ・ブロックの例示的実施形態には、実施されているPDFサーキット・サーファ・モデルの較正に必要なパラメータを抽出するために必要なあらゆる回路が含まれている。また、アナログ・ブロックには、California州San JoseのPDF Solutions社によって製造されたサーキット・サーファ・モデルの較正に必要なパラメータを抽出するために必要なあらゆる回路が含まれている。
【0090】
1999年11月18日出願の米国仮特許出願第60/166,308号の仮特許の節「Analog Block」に、アナログ・ブロック実施例の詳細図、いくつかのタイミング図、および試験セットアップが示されている。
【0091】
LCVモジュールおよびユニットへのジグ、SC1、SC2、および、メモリ・ブロックのアセンブリ
上記に説明した全てのブロックが設計されたなら、図22に示すLCVモジュール2200を組み立てることが可能となる。上記に触れたように、各LCV論理モジュールは以下を含む。
【0092】
・FEOL/デバイス/ゲート主体の組合せ回路(SC1)を含むJIG3105
・BEOL/相互接続主体の組合せ回路(SC2)を含むJIG3106
・メモリ・ブロックMB1
・アナログ・ブロックAB1
【0093】
アナログ・ブロックAB1は、パラメトリック・テストを必要とするため、通常、パラメータ試験を最も良く支援するために選択される、パッド2302の個々のセット2202に接続される。
【0094】
3つの論理ブロックSC1、SC2、および、メモリ・ブロックは、ブロックからテスタおよび後方に情報を転送するために、1つのDATA TRANSFER BUS(DTB)を使用する必要がある。JIG3105、3106が、いかなるDTBに対しても設計できる一方、メモリ・ブロックは、データがどのようにしてDTB上で転送されなければならないかを指令する特定のアドレス指定およびデータ・スキームを通常有する。DTBを可能な限り小さく保つために、DTBを以下のように定義することが推奨される。
【0095】
・メモリ・セルから必要とされるアドレス・ビット
・メモリ・セルから必要とされるデータ・ビット
・メモリ・セルから必要とされる制御ビット
【0096】
図21の実施例において、これは、総計して以下となる。
・9本のアドレス回線
・8本のデータ回線
・2本の制御回線(メモリ・ストロボおよびメモリR/W)
【0097】
この時点で、JIGインタフェース・ブロックは、この特定の数値に一致させるために調整される。同一のJIGを、その制御信号を共有して並列に実行することが可能であるため、同じTDBを加えるために2つの同一のJIGが選択されている。1つのJIGのデータ信号は、メモリ・ブロックによっても使用されているデータ回線を使用する。第2のJIGのデータ回線は、メモリ・ブロックによっても使用されているアドレス回線を使用する。このため、各組合せブロックSC1およびSC2は、同じDTB内で2回実施される。図21はこのLCVユニットを示し、これは2つのLCVモジュールを含む。メモリ・ブロックまたは組合せ回路SC1/SC2のアドレス指定を可能にするために、信号「Select」がDTBに追加される。2つのLCVモジュール信号のメモリ・ブロックを区別するために、アドレス・ビット「E0」が、DTBにさらに追加される。この信号も、2つのSC1ブロックまたは2つのSC2ブロックのいずれかも、同様に、アドレス指定するために使用することができる。選択された8ビット/9アドレス/2制御信号メモリ・ブロックの実施例において、最後のDTBは21ビットを有する。テーブル5に、この実施例のためのDTBアドレス指定方式を要約する。
【0098】
選択されたメモリ・ブロックによっては、他のDTBを、効率的なデータ転送が可能となるように設計することもできる。そのため、各メモリ・ブロックは、試験の目的のために個々にアクセスすることができる。2つのSC1 JIG3105は、それらが異なったデータ・ビットを使用できるため、それらの制御信号(Strobe、Select、E1、E2)を共有して並列にアクセスされる。2つのSC2 JIG3106は、それらが異なったデータ・ビットを使用できるため、それらの制御信号(Strobe、Select、E1、E2)を共有して、同様に、並列にアクセスされる。そのため、4回のシーケンス試験において、2つのLCVモジュールの全てのブロックはアクセスすることができる。
【0099】
【表5】
【0100】
LCVのためにDTBを定義するためにこれらの指針に従うと、いくつかのLCVモジュールは、1つのDTBを共有することができる。にもかかわらず、より多くのLCVモジュールはDTBを共有し、より多くのシーケンス試験を実行しなければならない。したがって、試験にかかる時間が重要となることがある。LCV全体のパッドの総数が与えられれば、共通のDTB上の2つ以上のLCVモジュールを配線しないことが、通常、最も効率的である。
【0101】
変形形態のDOEに基づく設計
LCVの目標は、歩留まりおよび性能に関する情報を提供することである。したがって、設計およびプロセスに関する問題は、設計に含まれる。例示的なLCVにおいて、デバイス/ゲートに関する設計の問題は、SC1において実施される。相互接続に関する設計の問題は、SC2内で実施される。にもかかわらず、製造の間には、設計の一部ではない回路に様々な変更を適用することができる。これらの変更は、製造の間に適用されるプロセスのステップ、および/または、設計/レイアウトの周辺環境によるもののいずれかである。
【0102】
そのため、そのような変更に対する「デザイン・オブ・エクスペリメント(DOE)」手法が、組合せ回路、メモリ回路、並びに、アナログ・ブロックの選択された部分、および/または、層/レベルに適用されている。JIG3105、3106、メモリ・ブロック・インタフェース3100、および、DTB3102は、全ての環境下でそれらの機能を保証するために変更されずに残る。
【0103】
組合せ回路SC1、SC2、メモリ・ブロック、並びに、アナログ・ブロックに対して、そのようなDOEレベルは含むことができるが、テーブル6で選択されたパラメータに限定されない。入力パラメータ、DOEパラメータ、および、DOEレベルの選択は、図31および32を参照して、本明細書の上記および以下に述べる。
【0104】
【表6】
【0105】
どの入力パラメータ、DOEパラメータ、および、レベルを使用するかの選択は、上記および以下に述べる。JIGおよび他の全ての制御回路は、全ての環境下でそれらの機能を保証するために変更されずに残る。
【0106】
変形形態の数と各LCVブロックの大きさとの間には、交換がなりたつ。メモリ・ブロックがLCVモジュールの一部であれば、LCVブロックを効率的に設計するために必要な最小の領域を決定するために、通常は、メモリ・ブロックの大きさが取られる。JIGの1つの次元(例えば、高さ)は、メモリ・ブロック、SC1、および、SC2を含む長方形を形成するために、メモリ・ブロックの1つの次元を一致させるために選択される。続いて、各JIGのための第2の次元(例えば、幅)が任意に選択できるため、すぐに達成できるJIGに適合するために、組合せ回路が設計される。
【0107】
最後に、チップの最大の大きさに従ってDOEレベルが選択される。テーブル7は、24個のモジュール2200を含むLCVチップ12全体のレイアウトを含む1つの考えられるDOE配列を示す。テーブル7中の各欄は、個々の異なるモジュール2200内の状態を表す。
【0108】
【表7】
【表8】
【表9】
【表10】
【表11】
【0109】
「AA充填なし」は、必要な構造からの活性領域はちょうどあるが、ダミー追加の充填はないことを示唆する。「ダミー充填」は、設計を均一に見せるためにそこに存在するが機能は持たない追加の層状要素である。
【0110】
平面図(場所と経路)
全ての回路が設計されたなら、LCVに基づいた歩留まりおよび性能の結果が、本来の製品設計をできる限り近く反映することを確保するために、それらは、製品チップを設計するために使用されるのと同じ手順を使用して、配置され、経路決定される。測定結果に及ぼすRING BUSの影響を最小に抑えるために、例外は、特にRING BUSに関して、JIG3105、3106内に作られる。RING BUSの遅延をできるだけ小さく保つために、これは、4つの全ての側面(頂部、左、底部、右)に対して接地されたプレートによって完全にシールドされた4本の伝送回線としてレイアウトされる。4本の線はJIGの各コーナーに4つのベントを有するだけである。
【0111】
図22は例示的LCVモジュール2200のレイアウトを示し、ここには、メモリ・ブロックMB1、SC1、SC2、並びに、アナログ・ブロックAB1が見える。アナログ・ブロックAB2はパラメータ試験を最も良く支援するために、個々の2×nパッド・フレーム2202を有する。他の3つの論理ブロック3105、3106、MB1は、境界パッド・フレームに経路決定されなければならないDTBに配線される。図23Aは、12個のユニット2302を有するLCV12全体を示し、各ユニット2302は、2個のLCVモジュール2200を含む。当業者は、モジュールの組が、互いに関して垂直または水平のいずれかに配置されるユニットをすぐに設計することができる。他の構成は、上記に詳細に説明するように設計することができる。
【0112】
電源の経路決定に関しては、図24に示すいくつかの個々の電源パッド2202を使用するのが好ましい。ここで、例えば、各コーナーの6個のLCVモジュール2200は同じ電源を共有するが、各コーナーには個々の電源がある。したがって、LCVモジュールの1つが重大な歩留まりの問題をもたらす場合でも、これらのモジュールはLCV全体の機能に影響を及ぼすことがない。
【0113】
設計フローの自動化
LCVモジュール2200の模式図を見ると、これらの回路の多くは、現在のライブラリ内の標準的なカスタマ/製品ASICツールを使用して配置し、経路決定することができる。上記に説明した設計フローのいくつかのステップは、上記に説明したLCV全体の設計フローを自動化するためのソフトウェア・ツールで実施されるアルゴリズムを使用する。
【0114】
1.SC2の相互接続の経路決定
2.1つのLCVモジュール内のブロックのレイアウトに対する、DOEに固有の変更
3.伝送回線RING BUSを可能にするためのJIG3105の配置および経路
4.現在のセル・ライブラリに基づいた次世代のセル・ライブラリの作成
5.次世代のデザイン・ルールを満たすための設計のスケール決定
6.将来のセル・ライブラリのためのLVS機能チェック
7.試験ベクトルの作成
8.試験の解析
【0115】
これらのツールは、カスタマ・セル・ライブラリ、および、そのデザイン・ルールの対応するセットのみを使用する論理特徴付けビヒクル全体の完全自動作成を可能にする。
【0116】
2.試験のフロー
上記に説明したように、LCVモジュールは3つの異なったアクセス可能のブロックを有する。
1.埋め込み組合せ回路を備えたJIG3105
2.メモリ・ブロックMB1
3.アナログ・ブロックAB1
【0117】
これらの各々に対して、以下の項で説明する異なった試験方式がある。
【0118】
JIGに埋め込まれた組合せ回路
例示的なJIG3105、および、その埋め込み組合せ回路は、3つの異なった動作モードを有する。
1.組合せ回路の機能試験
2.組合せ回路のリング試験
3.JIG試験
【0119】
組合せ回路の機能試験
JIGにアクセスし、制御するために、テーブル1に要約したステップのシーケンスがある。JIGに埋め込まれた組合せ回路の機能試験を行うために、テーブル1に説明したステップが、図25に示す順序で適用される。
【0120】
図25を参照すると、第1のデータは、DTBを介してJIG3105に書き込まれる(テーブル1のID1)。続いて、これらのデータは、SCAN INセルにシフトされ、そのため、データは、JIGに埋め込まれた組合せ回路に適用することができる(各データのシフトについて、テーブル1のID2)。ステップ1および2のシーケンスは、INPUT LOOP上にある、SCAN INセルおよびSCAN OUTセルの全てのラッチがロードされるまで繰り返される。続いて、テーブル1のステップID5において、SCAN INセルのデータは、組合せ回路の入力信号に送られる。次のステップにおいて、組合せ回路の出力信号に対する組合せ回路の応答は、SCAN OUTセルにロードされる(テーブル1、ID4)。OUTPUT LOOP上のラッチ内の第1のbデータ・ビットを、インタフェース・ブロックにシフト(テーブル1、ID2)した後、テスタは、JIGからデータを読み出すことができる(テーブル1、ID3)。ステップ2およびステップ3のシーケンスは、テスタによって、全ての出力データが読み出されるまで繰り返される。図26は、JIG3105内に埋め込まれた組合せ回路の完全な機能試験サイクルのタイミング図を示す。
【0121】
組合せ回路のリング試験
JIG3105にアクセスし、制御するために、テーブル1に要約したステップのシーケンスがある。JIG3105に埋め込まれた組合せ回路のリング試験を行うために、テーブル1(上記)に説明したステップが、27に述べた順序で適用される。
【0122】
第1のデータは、DTBを介してJIGに書き込まれる(テーブル1、ID1)。続いて、これらのデータは、SCAN INセル内にシフトされ、そのため、データは、JIG内に埋め込まれた組合せ回路に適用することができる(各データ・シフトに対して、テーブル1のID2)。ステップ1およびステップ2のシーケンスは、INPUT LOOP上にあるSCAN INセルおよびSCAN OUTセルの全てのラッチがロードされるまで、繰り返される。続いて、テーブル1のステップID5において、SCAN INセルのデータは、組合せ回路の入力信号に送られる。さらに、組合せ回路の選択された出力信号は、RING BUSに接続される。テーブル1のステップID6において、選択された入力信号は、RING BUSに接続され、これは、回路の振動を開始させる。テーブル1のステップID7において、RING BUSの周波数は、カウンタの開始/停止信号に同期される。最後に、テーブル1のステップID8において、カウンタは、RING BUSの立上りおよび立下りのエッジの計数を開始する。テーブル1のステップID7に戻ることがカウンタを停止し、それによって、カウンタは、この時点で、ステップID8が有効であった時間の間に計数されたエッジの総数を保持する。RING BUSから同期回路を切断し(ID6)、組合せ回路の入力信号を切断(ID5)した後、RING BUSは、振動を停止する。ステップID4において、カウンタの結果は、JIGのインタフェース・ブロックに送られる。この時点で、テスタは、JIGのインタフェース・ブロックからデータを読み出すことができる(ID3)。次いで、OUTPUT LOOP上にあるラッチ中のデータならびに残りのカウンタ・ビットは、インタフェース・ブロック(ID2)中にシフトしなければならない。ステップ3および2のシーケンスは、全ての出力データがテスタによって読み出されるまで繰り返される。図28は、JIG内に埋め込まれた組合せ回路の完全なリング試験のサイクルのタイミング図を示す。
【0123】
JIG試験
JIG3105内に埋め込まれた組合せ回路を試験する前に、JIG自体の機能が試験される。第1の試験はDTB、および、JIGにデータを書き込み、それを読み出す能力をチェックする。これが成功したならば、SCAN試験が適用される。SCAN試験において、データは、JIG3105に書き込まれ、続いて、I/Oインタフェースに同じデータが再び現われるまで、2つのループの全てのラッチを介してシフトされる。したがって、これらのデータはテスタから読み出すことができ、JIGに元々書き込まれていたデータと同一でなければならない。
【0124】
これらの基本的なJIG試験に加えて、いかなるJIGに関する試験の問題もデバグするために、追加の試験がある。機能およびリング試験の間は、データバスが使用されないため、これらの信号は、追加のJIG試験をアドレス指定するために使用することができる。以下のテーブルに、これらのJIGモードにどのようにしてアクセスするかを要約する。
【0125】
【表12】
【0126】
例えば、FD6およびFD7は、埋め込み組合せ回路にアクセスするために、特別な試験モードと定期的なJIG動作とを区別するために使用される。(FD7,FD6)=(0,0)は定期的な試験モードを示す。(FD7,FD6)=(0,1)は、特別なカウンタ試験を示す。もしFD2が「1」に設定されていれば、FD4信号は、RING BUSに接続される。もしFD3が「1」に設定されていれば、FD4における信号は反転され、反転されたRING BUSに接続される。そのため、カウンタが機能しているかどうか、および、エラー・フラグの認識が正確に機能しているかどうかをチェックするために、テスタから、立上りおよび立下りの特定の数を適用することが可能になる。
【0127】
図29は、例示的JIG試験のタイミング図である。
【0128】
(FD7,FD6)=(1,0)は、JIG内のインバータ・チェーンのリング試験を示す。FD5は、インバータ・チェーンの長さを制御するために使用することができる。したがって、リング試験自体は、上記の項で説明したように、FD1およびFD2を使用して通常のように行われる。
【0129】
JIGの機能を保証するために、JIG試験は、埋め込み組合せ回路SC1の機能試験およびリング試験に先立って実行される。これらの結果は、JIGの内部インバータ・チェーンの参照周波数測定と並んで、以下を提供する。
【0130】
1.埋め込み組合せ回路に適用されるDOEの変更とは関係のない空間的(チップ内)歩留まりの傾向
2.埋め込み組合せ回路に適用されるDOEの変更とは関係のない空間的(チップ内)性能の傾向
3.LCVのJIG内の個々の組合せ回路の各々に対するDOE依存の変更からの空間的(チップ内)傾向を解析するための能力
【0131】
メモリ試験
DTBは、メモリ・ブロック内に埋め込まれたメモリ・セルの機能がアクセスできる方法で設計される。信号「Select」および「E0」のみがメモリ・ブロックをアドレス指定するために正確に設定されなければならない。したがって、通常のメモリ試験は、いかなる変更もなしにメモリ・ブロックに適用することができる。異なる変形形態からのデータを比較することは、以下を提供する。
・DOE固有の歩留まりの影響
・DOE固有の性能の影響
【0132】
図30は、製造されたLCVから測定されたいくつかの結果を含むタイミング図である。
【0133】
アナログ試験
アナログ・ブロックの試験は、アナログ・ブロック内にどのようなアナログ回路が実装されたかに依存する。このことが、LCVの設計の入力パラメータとして提供されたセル・ライブラリに高度に依存するため、試験はLCVに従って個々に設定されなければならない。
【0134】
例であるアナログ・ブロックのタイミング図および試験セットアップは、米国仮特許出願第60/166,308号の「Analog Block」の項に見ることができる。
【0135】
例示的LCVは上記に説明したが、当業者は、他の特徴付けビヒクルも、上記に説明した製品歩留まり予測のためのシステムおよび方法のために使用できることを認識する。
【0136】
図31を再び参照する。上述したように、歩留まりモデル16は、特徴付けビヒクル12によって定義されたレチクル・セットを使用する選択された作製プロセスのステップを経験しているウェハの少なくとも一部から測定されたデータから構築されるのが好ましい。好ましい実施形態において、歩留まりは、ランダムおよび体系的なコンポーネントの製品としてモデル化される。
【数2】
【0137】
以下は、YsIおよびYrJを決定するための方法および技術である。
【0138】
体系的歩留まりのモデル化
非常に多くのタイプの体系的歩留まり損失メカニズムがあり、それらが、製造設備毎に変化するため、考えられる全ての体系的歩留まりモデルを一覧することは、現実的でない。しかし、以下に、2つの非常に一般的な技法を説明し、特に本明細書に説明する特徴付けビヒクルおよび方法論の流れの範囲内で、それらの用途の例を与える。
【0139】
領域に基づいたモデル
領域に基づいたモデルは、以下のように書くことができる。
【数3】
【0140】
ここで、qは線幅、線間隔、長さ、幅/間隔の比、密度などの特徴付けビヒクル内で調査された設計要因である。Yo(q)は、特徴付けビヒクルからの設計ファクタqをもつ構造の収率である。A0(q)はこの構造の短絡可能な領域であり、A(q)は製品レイアウト上のタイプqの全ての例の短絡可能な領域である。Yr(q)は、ランダムな欠陥のみが歩留まり損失メカニズムであったと仮定したこの構造の予測された歩留まりである。この量を計算するための手順を、ランダムな歩留まりモデルと関連して以下に説明する。
【0141】
短絡可能な領域の定義は、図33に示す実施例によって最も良く示される。このタイプの試験的構造は、製造設備が、間隔sを備えた曲がりを有する幅広い線を生産することが可能であるかどうかを決定するために使用することができる。このサンプル試験構造において、短絡は、ターミナル(1)と(2)との間に電圧を印加すること、および、ターミナル(1)から(2)に流れる電流を測定することによって測定される。もしこの電流が指定されたしきい値(通常、1〜100ナノアンペア)より大きければ、短絡が検出される。短絡可能な領域は、ブリッジングが起これば、短絡が測定される領域であると定義される。図33の実施例において、短絡可能な領域は、ほぼx*s)である。A(q)の項は、製品レイアウトの図33に示す正確な、または、ほぼ正確なパターン(すなわち、間隔sおよび45度の曲がりを備えた大きな線)の全てが存在する短絡可能な領域である。Yr(q)の項は、以下に説明する臨界領域法を使用して、この特定の構造のランダムな歩留まりの限界を予測することによって抽出される。
【0142】
このモデルの有効性は、特徴付けビヒクルに配置された構造の数および大きさと同程度に良好なだけであることを認識することは重要である。例えば、もし図33に示す角度の付いた曲がりの試験構造が、特徴付けビヒクルに決して搭載されなかったか、または、有意の歩留まりの数を得るために十分頻繁には配置されなかったなら、製品レイアウト上の幅広い線の曲がりの歩留まり損失をモデル化できる希望はない。特徴付けビヒクル上でどのくらい大きな試験構造が正確にいくつあるべきかを定義することが困難である一方、実践的な経験は、特徴付けビヒクル上の各試験構造の短絡可能な全領域が、A(q)/A0(q)<10であるようになるのが理想的であることを示した。
【0143】
短絡が、一般に、開放的な歩留まり損失メカニズムの大半を占める傾向にあるため、上記の検討は短絡に対して集中した。しかし、開放的な歩留まり損失メカニズムは、短絡可能な領域が開放的な原因領域によって置き換えられる限り、この歩留まりモデルと同等に良好にモデル化することができる。
【0144】
事例に基づいた歩留まりモデル
以下は、事例に基づいた歩留まりモデルの一般的な形態である。
【数4】
【0145】
ここで、Y0(q)およびYr(q)は、領域に基づいた歩留まりモデルにおけるものと全く同じである。Ni(q)は、ユニット・セル・パターン、または、特徴付けビヒクル上のテスト・パターンと非常に類似したユニット・セル・パターンが、製品レイアウト上に現われる回数である。N0(q)は、ユニット・セル・パターンが、特徴付けビヒクル上に現われる回数である。
【0146】
例えば、図34は、間隔sの近くの線の両端におけるT字形エンディングの歩留まりを決定するための単純なテスト・パターンを示す。このテスト・パターンは、ターミナル(1)と(2)にわたって電圧を印加すること、および、短絡電流を測定することによって測定される。もしこのパターンが特徴付けビヒクル上のどこかで25回繰り返されたなら、各試験構造当り5個のユニット・セルがあるため、N0(q)は25×5=125となる。
【0147】
ユニット・セルの近くに間隔sでこのユニット・セルが出現する回数が、製品レイアウトから抽出された場合、このタイプの構造の体系的な歩留まりは予測することができる。例えば、各構造内に500個のユニット・セルを備えた5個の構造がある場合、N0(q)=2500となる。ある製品からのNi(q)が10,000であった場合は、特徴付けビヒクル上の試験構造の歩留まりの98.20%が測定されたことになる。以下に説明する技法を使用して、Yr(q)は99.67%と見積もることができる。これらの数を等式に使用して以下を得る。
【数5】
【0148】
ランダムな歩留まりモデル
ランダムなコンポーネントは、以下のように書くことができる。
【数6】
【0149】
本明細書において完全に述べられているかのように、参照として組み込まれるW.Malyによる「Modeling of Lithography Related Yield Losses for CAD of VSLI Circuits」、CADに関するIEEE議事録、1985年7月、161〜177ページにも説明されるように、ここで、CA(x)は欠陥の大きさxの臨界面積であり、DSD(x)は欠陥の大きさの分布である。X0は、自信を持って観察または測定できる最小の欠陥の大きさである。これは、通常、最小の線間隔デザイン・ルールに設定される。臨界領域とは、大きさxの欠陥が発生すれば、短絡が発生する領域である。非常に小さなxに対して、臨界領域はほぼゼロである一方、非常に大きな欠陥の大きさは、チップの全領域に近い臨界領域を有する。臨界領域および抽出技法の追加の説明は、P.K.NagおよびW.Malyによる「Yield Estimation of VLSI Circuits」、Techcon90、1990年10月16〜18日、San Jose;P.K.NagおよびW.Malyによる「Hierarchical Extraction of Critical Area for Shorts in Very Large ICs」、VLSIシステムにおける検出と故障許容誤差に関するIEEE国際ワークショップ要旨集、IEEE Computer Society Press、1995年、10〜18ページ;I.Bubel、W.Maly、T.Waas、P.K.Nag、H.Hartmann、D.Schmitt−Landsiedel、およびS.Griepによる「AFFCCA:A Tool for Critical Area Analysis with Circular Defects and Lithography Deformed Layout」、VLSIシステムにおける検出と故障許容誤差に関するIEEE国際ワークショップ要旨集、IEEE Computer Society Press、1995年、19〜27ページ;C.OuyangおよびW.Malyによる「Efficient Extraction of Critical Area in Large VISI ICs」、半導体製造に関するIEEE国際シンポジウム要旨集、1996年、301〜304ページ;C.Ouyang、W.Pleskacz、およびW.Malyによる「Extraction of Critical Area for Opens in Large VLSI」、VLSIシステムの検出と故障許容誤差に関するIEEE国際ワークショップ要旨集、1996年、21〜29ページに見ることができ、これらの資料の全ては、本明細書に述べられているかのように、この詳細な説明に組み込まれている。
【0150】
欠陥の大きさの分布は、大きさxの欠陥の欠陥密度を表す。欠陥の大きさの分布については、多くのモデルが提案されている(例えば、W.Malyによる「Yield Models−Comparative Study」、VLSIシステムにおける欠陥と故障許容誤差、C.Stapper他編集、Plenum Press、ニューヨーク、1990年、および、C.H.Stapperによる「Modeling of Integrated Circuit Defect Sensitivities」、IBM研究開発報告、第27巻第6号、1983年11月。これらは、双方とも本明細書で完全に述べられているかのように、参照として組み込まれている。)が、例示の目的のため、最も一般的な分布である以下を使用する。
【数7】
【0151】
ここで、D0は、x0より大きい1平方センチ当りの観察された欠陥の全数を表す。pは、大きさに従って欠陥が減衰する割合を表す単位のない値である。典型的に、pは2〜4である。kは、以下のようになるような正規化係数である。
【数8】
【0152】
以下の2つの項では、特徴付けビヒクルから欠陥の大きさの分布を抽出するための技法を述べる。
【0153】
ネスト構造技法
ネスト構造は、欠陥の大きさの分布を抽出するために設計されている。これは、図35に示すように幅wおよび間隔sのN本の線から構成されている。この構造は、線1と2、2と3、3と4、...、および、N−1とNのそれぞれの間の短絡電流を測定することによって試験が行われる。特定の仕様限界値を超えるいかなる電流も、短絡とみなされる。加えて、開放は、線1、2、3、...、N−1、およびNの抵抗を測定することによって試験が行われる。特定の仕様限界値を超えるいかなる抵抗も、開放線とみなされる。何本の線が一緒に短絡しているかを検査することによって、欠陥の大きさの分布が決定できる。
【0154】
2本の線のみが短絡している場合、欠陥の大きさは、sより大きく、3w+2sを超えないはずである。sより小さいいかなる欠陥も全く短絡を引き起こさない一方、3w+2sより大きい欠陥は少なくとも3本の線の短絡を引き起こすことが保証されている。短絡した線の各本数について、大きさの区間が作られる。
【0155】
【表13】
【0156】
区間が重なることに注意すべきである。したがって、欠陥の大きさの分布は、直接は計算できない。この制限は、pの抽出に限界を設けるだけである。したがって、pを見積もるために、pの見積もり値は、全ての偶数番号の線から、続いて、全ての奇数番号の線からの分布から計算される。最後に、この2つの値が、pを見積もるためにまとめて平均される。pを抽出するために、log([x−1]s+[x−2]w)に対するln(短絡したx本の線についての欠陥の数)をプロットする。この線の傾きが−pであることが分かる。D0の項は、線についての各グループでの故障の数を計数し、構造の面積で割ることによって抽出される。しかし、全ての大きなD0について、この見積もりは楽観的過ぎる。試験構造と同様の構造から欠陥の大きさの分布を抽出することに関する付加的な情報も見出すことができる。例えば、J.Khare、W.Maly、および、M.E.Thomasによる「Extraction of Defect Size Distribution in an IC Layer Using Test Structure Data」、半導体製造に関するIEEE誌、第7巻第3号、354〜368ページ、1994年8月に見出され、これは、本明細書に完全に述べられているかのように、参照として組み込まれている。
【0157】
例として、100ダイのウェハ1枚から取られた以下のデータを考える。
【0158】
【表14】
【0159】
構造の大きさが1平方センチである場合、D0は、98+11+4+2+1=133/(100*1)=1.33欠陥/平方センチとなる。同様に、log([x−1]s+[x−2]w)に対するlog(故障の数)のプロット(図36を参照)は、p=2.05であることを示す。
【0160】
くし型構造技法
幅=間隔=sのくしを仮定すると、この構造の歩留まりは以下のように書けることが示される。
【数9】
【0161】
したがって、ln(s)に対するIn[|ln(Y)|]のプロットの傾きから、pを見積もることができる。D0抽出技法は、上述の技法と同じである。
【0162】
歩留まりの影響および評価
特徴付けビヒクルの十分な数が実行され、各特徴付けビヒクルに対して歩留まりの見積もりが作成されたなら、その結果は、歩留まり活動の優先順位決定を可能にするために、表計算ソフトに入力される。テーブルXIVからXVIは、そのような表計算に含まれる情報の例である。これは、金属の歩留まり、ポリシリコンと活性領域(AA)の歩留まり(テーブルXIV)、コンタクトと導通孔の歩留まり(テーブルXV)、および、デバイスの歩留まり(テーブルXVI)の各部分に分割されている。左の欄が体系的歩留まり損失のメカニズムを示す一方、右の欄はランダム歩留まり損失のメカニズムを示す。体系的故障メカニズムの正確なタイプは製品毎および技術毎に変化するが、テーブルXIVからXVIに例を示す。
【0163】
通常、目標は、表計算ソフト内に掲げられた各モジュールに基づく。モジュール歩留まりが目標から遠ければ遠いほど、より多くの強調および資源が問題を解決するために注がれる。例えば、目標が、テーブルXIVからXVIに示す例における各モジュールに対して、95%に人工的に設定された場合、明らかに、同様の導通孔(M1→M2)(81.92%)、M1短絡(82.25%)、および、ポリシリコンへのコンタクト(87.22%)が後に続く(M2→M3)導通孔(75.12%)が、最大の作業量を必要とする導通孔(M2→M3)、および、最小の作業量を必要とするポリシリコンへのコンタクトとともに、目標を下回っている。
【0164】
各モジュール内では、どこに最大の歩留まり損失が所在するかを知らせることも可能である。すなわち、それが、歩留まりの低い1つの特定の体系的なメカニズムであるか、単にランダムな欠陥の存在の問題であるか、または、それらの2つの何らかの組合せであるか、ということである。例えば、テーブルXVに示すように、導通孔(M2→M3)の歩留まり損失は、明らかに、M3レベル上の長い金属ランナに接続された導通孔に影響を及ぼす体系的な問題によって大半(77.40%)が占められている。(M1→M2)の導通孔は、同様の問題(91.52%)によって、ランダムな欠陥存在の問題(92.49%)に加えて、影響されている。導通孔(M1→M2)歩留まりの問題を解決することは、これらの問題の双方を是正することを必要とする。
【0165】
テーブルXIVに示すように、M1歩留まり損失も、小さな間隔の近くの幅広い線に影響を及ぼす体系的な問題(96.66%)に加えて、ランダムな欠陥存在の問題(85.23%)によって大半が占められている。これらの問題の双方を是正することは、金属1を改善するために必要である。同様の結論は、表計算内の他のモジュールについても出すことができる。
【0166】
最悪の歩留まりのモジュールについては、このモジュールに対するさらなる特徴付けビヒクルの頻繁な実行が必要となる。通常、改善に努め、モジュールの歩留まりのその改善を確認するために、これらの特徴付けビヒクルは分割される。目標内のモジュールについては、モジュールの歩留まりにおける下降または他の傾向がないことを確認するために、短いフローの特徴付けビヒクルの定例モニタリングは、未だに必要である。しかし、これらの特徴付けビヒクルは、知られている問題を持つモジュールに対してよりも、低い頻度で実行することができる。
【0167】
【表15】
【0168】
【表16】
【0169】
【表17】
【0170】
【表18】
【0171】
【表19】
【0172】
【表20】
【0173】
【表21】
【0174】
本発明を実施例に基づいて説明してきたが、これに限定するものではない。本発明の範囲から乖離することなく当業者によって容易に為され得るその他の変更や実施例を含むように、添付の請求範囲は広く解釈すべきである。
【図面の簡単な説明】
【図1】 本発明による特徴付けビヒクル(図23Aに示す)に使用される制御回路を示す線図である。
【図2】 本発明による特徴付けビヒクルに使用されるJIG回路の簡易線図である。
【図3】 図2に示す制御回路の詳細図である。
【図4】 図2に示すリング・バスに含まれる同期化回路の概略図である。
【図5】 図2のJIG回路の第2のステージ・カウンタの概略図である。
【図6】 図5に示す「評価セル」ブロックの概略図である。
【図7】 誤差計算回路の概略図である。
【図8】 図2のJIG回路に含まれる例示的リング発振器回路の概略図である。
【図9】 図3に示すリセット・ブロックの詳細図である。
【図10】 図2のJIG回路の詳細図である。
【図11】 図10に示す例示的組合せ論理回路エレメントSC1の詳細図である。
【図12】 回路密度の異なる3つの回路ブロックを有する組合せ論理回路を示す、ほぼスケール通りに画かれた線図である。
【図13】 リング発振器を形成するゲート・チェーンの概略図である。
【図14】 相互接続によって支配される組合せ論理回路を示す図である。図14Bは、図14Aの回路の2つの隣接部分を拡大して詳細に示す図である。
【図15】 選択回路の概略図である。
【図16】 6つの異なるゲートを有するリング発振器組合せ論理回路の概略図である。
【図17】 図16の組合せ論理回路の詳細図である。
【図18】 図16の回路のレイアウトの平面図である。
【図19】 図23Aの特徴付けビヒクルに含まれるメモリ・ブロックの概略図である。
【図20】 図23Aの特徴付けビヒクルに含まれるアナログ回路ブロックの概略図である。
【図21】 図23Aの特徴付けビヒクルのJIGおよびメモリ・ブロック回路を接続するデータ転送バス(DTB)を示す概略図である。
【図22】 図23Aの特徴付けビヒクルに含まれる例示的LCVモジュールの平面図である。
【図23】 本発明による例示的特徴付けビヒクルの平面図である。図23Bは、図23Aに示すLCVモジュールを拡大して詳細に示す図である。
【図24】 電源パッドを示す、図23Aの特徴付けビヒクルの図である。
【図25】 組合せ論理回路エレメントの機能試験中における、テーブル1の中で説明されているステップの実行順序を示す流れ図である。
【図26】 組合せ回路の完全な機能試験サイクルのタイミング図である。
【図27】 組合せ論理回路エレメントのリング試験中における、テーブル1の中で説明されているステップの実行順序を示す流れ図である。
【図28】 組合せ回路の完全なリング試験サイクルのタイミング図である。
【図29】 図2のJIG回路の例示的試験のタイミング図である。
【図30】 図23Bに示すメモリ・ブロックの機能試験のタイミング図である。
【図31】 図23Aの特徴付けビヒクルを使用した歩留り予測のための方法の流れ図である。
【図32】 図31に示す方法の変形形態の流れ図である。
【図33】 特徴付けビヒクル中の「短絡可能領域」の画定を示す線図である。
【図34】 T字形エンディングの歩留りを解析するための試験パターンを示す線図である。
【図35】 欠陥サイズ分布を抽出するための入れ子構造の線図である。
【図36】 短絡した線の本数、線間隔、および幅に関するパラメータに対してプロットされた故障の対数線図である。
【図37】 図3のリセット回路の概略図である。
Claims (11)
- 少なくとも1つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を備える特徴付けビヒクルであって、
前記制御回路は、
試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタとを含む、特徴付けビヒクル。 - 前記組合せ回路エレメントが、相互接続の数よりも実質的に多い数のデバイスおよびゲートを含むものである、請求項1に記載の特徴付けビヒクル。
- 前記特徴付けビヒクルが、それぞれ第1および第2の組合せ回路エレメントを制御する第1および第2の制御回路を含み、
第1の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含み、
第2の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含むものである、請求項1に記載の特徴付けビヒクル。 - さらに、メモリ・ブロックと、
第1および第2の制御回路およびメモリ・ブロックが接続されるデータ転送バスと、
を備える、請求項3に記載の特徴付けビヒクルであって、
第1および第2の制御回路およびメモリ・ブロックは、テスタとの通信のために同一のデータ転送バスを使用するものである、
特徴付けビヒクル。 - 前記入力手段および出力手段は、制御回路にデータを転送し、また、制御回路からデータを転送するための単一のインタフェースを使用するものである、請求項1に記載の特徴付けビヒクル。
- 前記制御回路は、試験パターンを、第1のループを介して前記組合せ回路エレメントにシフトさせ、前記組合せ回路エレメントから第2のループにシフトさせるための複数のラッチを含む、請求項5に記載の特徴付けビヒクル。
- 前記組合せ回路エレメントは入力パターンの平方根を計算するものである、請求項1に記載の特徴付けビヒクル。
- 組合せ回路エレメントがリング発振器である、請求項1に記載の特徴付けビヒクル。
- メモリ・ブロックをさらに備える、請求項1に記載の特徴付けビヒクル。
- アナログ回路のブロックをさらに備える、請求項1に記載の特徴付けビヒクル。
- a)少なくとも1つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を含む特徴付けビヒクルと、
b)前記特徴付けビヒクルによって画定されたレイアウトを具体的に表現する歩留りモデルであって、集積回路の最終製品の製造に使用される製造サイクルを構成する複数のプロセス操作の中の少なくとも1つを対象として考慮した歩留りモデルと、
c)製品レイアウトと、
d)前記製品レイアウトから所定のレイアウト特性を抽出するための抽出エンジンであって、前記特性が前記歩留りモデルと組合せて歩留まり予測のために使用される抽出エンジンと、
を備える、集積回路の歩留りを予測するシステムであって、
前記制御回路は、
試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタと、を含むものである、
システム。
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
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