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半導体装置の歩留まり算出方法及びコンピュータプログラム

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G06F30/398 Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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JP5087928B2

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森美 大澤
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2012-12-05
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本発明は、半導体装置の歩留まり算出方法及びコンピュータプログラムに係り、特に半導体装置の歩留まりをより高精度に算出し得る半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法を実行するコンピュータプログラムに関する。
従来は、LSIの歩留まりを低下させる主要因は、基板上に異物が付着することにより生じるショート故障やオープン故障であると考えられていた。このような考え方に基づいた場合の最も単純なモデルでは、チップサイズが大きいほど、異物の数が多くなり、歩留まりが低下することとなる。このような考え方に基づく歩留まりは、例えば以下のようなモデル式により表される。式(1)はポアソンのモデル式である。
Y=exp(−AD) ・・・(1)
ここで、Yは歩留まりであり、Aはチップ面積であり、Dは欠陥密度である。
このような考え方に基づいた場合には、チップサイズが小さいほど歩留まりが高くなる。小さいサイズの半導体チップは、1つの半導体ウェハから得られるチップ数が多いのみならず、歩留まりも高くなる。従って、このような考え方に基づいた場合には、半導体チップをできるだけ小さく設計することが望ましいことになる。
しかしながら、高集積化及び高性能化に伴って半導体装置の回路が複雑化した結果、チップサイズが同じであっても、同等の歩留まりが得られないケースが生じるようになってきた。例えば、配線間隔が広い半導体装置と配線間隔が狭い半導体装置とでは、配線形成工程において発生する不良率が異なる。このため、配線間隔が広い半導体装置と配線間隔が狭い半導体装置とでは、チップサイズが同じであっても歩留まりが異なることとなる。
このような現象に対応すべく、クリティカルエリアを考慮して歩留まりを検討する考え方が提案されている(非特許文献1〜3参照)。クリティカルエリアの考え方によると、配線幅や配線間隔が狭い箇所では、異物の付着に起因した不良が生じやすい。従って、歩留まりを向上させるためには、例えば、スペースに余裕がある場合には、配線幅や配線間隔を広く設計することが求められる。
近時では、半導体装置の更なる微細化に伴い、基板への異物の付着以外の要因に基づく歩留まりの低下が顕著になってきた。例えば、ある特徴を有するパターンのレイアウトが頻繁にショート故障となるといった現象が顕著になってきた。近時では、半導体装置の微細化によりプロセスマージンが低下しており、65nm世代のプロセスマージンは製造装置の制御不能な条件変動を若干上回るに過ぎない。従って、プロセスマージンの小さいパターンは、様々な悪条件が重なると、断線やショートが生じる。このような現象により低下する歩留まりは、システマティックな歩留まりYと称され、パターンのレイアウトに強く依存する。そして、システマティックな歩留まりYは、基板に異物が付着することに起因して低下するランダムな歩留まりYとは区別される。
ランダムな歩留まりYのみならず、システマティックな歩留まりYをも考慮して、製品チップの歩留まりを予測する手法は、特許文献1に記載されている。特許文献1によれば、製品チップの歩留まり予測値は、下記のようにランダム歩留まりとシステマティックな歩留まりとの積で表される。
Figure 0005087928
また、システマティックな歩留まりの要素Ysiのモデルとして、“領域に基づいた歩留まりモデル”及び“事例に基づいた歩留まりモデル”が引用文献1に記載されている。“事例に基づいた歩留まりモデル”によれば、新規なレイアウトのシステマティックな歩留まりの要素Ysiは以下のようにして求められる。即ち、特定のレイアウトの歩留まりをテストチップにより予め定量化しておき、テストチップにより定量化された歩留まりに基づいて、新規なレイアウトのシステマティックな歩留まりの要素Ysiを求める。システマティックな歩留まりの要素Ysiは以下のような式で表される。
Figure 0005087928
ここで、qは線幅、線間隔、長さ、幅/間隔の比、密度などのテストチップ(特徴付けビヒクル)内で調査された設計要因である。Y(q)は、テストチップ(特徴付けビヒクル)からの設計ファクタqをもつ構造の収率である。Y(q)は、ランダムな欠陥のみが歩留まり損失メカニズムであったと仮定したこの構造の予測された歩留まりである。N(q)は、ファクタqを有するパターンが製品レイアウト上に現れる回数である。N(q)は、ファクタqを有するパターンがテストチップ上に現れる回数である。
テストチップにより定量化されたファクタqを有するパターンの一つあたりのシステマティックな歩留まりは、以下のように表される。
Figure 0005087928
これらのことから、ファクタqを有するパターンをN個含む製品チップのシステマティックな歩留まりの要素YSiは、テストチップにより定量化されたファクタqを有するパターンの一つあたりのシステマティックな歩留まりのN(q)乗であるということがわかる。
特表2003−514475号公報 C.H.Stapper, "Modeling of Integrated Circuit Defect Sensitivities", IBM J. RES. DEVELOP., Vol.27, No.6, November 1983, P.549-557 C.H.Stapper, "Modeling of defects in integrated circuit photolithographic patterns", IBM J. RES. DEVELOP., Vol.28, No.4, July 1984, p.461-475 Jitendra Khare et al., "Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits", IEEE Journal Of Solid-State Circuits, Vol.28, No.2, February 1993, p.146-156
しかしながら、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりと異なる場合があった。なぜなら、提案されている方法では、複数のファクタqをもつパターンが製品チップ内に密集して存在しているか、若しくは、製品チップ内に離散して存在しているかといったことを考慮していないからである。従って、例えば、提案されている方法により算出される半導体装置のシステマティックな歩留まりが、実際の半導体装置のシステマティックな歩留まりに対して小さめに算出されてしまう場合があった。
本発明の目的は、半導体装置のシステマティックな歩留まりをより正確に算出し得る半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法を実行するコンピュータプログラムを提供することにある。
本発明の一観点によれば、設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップとを有することを特徴とする半導体装置の歩留まり算出方法が提供される。
また、本発明の他の観点によれば、設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第3のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップとを有することを特徴とする半導体装置の歩留まり算出方法が提供される。
また、本発明の更に他の観点によれば、設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップとをコンピュータに実行させることを特徴とするコンピュータプログラムが提供される。
また、本発明の更に他の観点によれば、設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第3のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップとをコンピュータに実行させることを特徴とするコンピュータプログラムが提供される。
本発明によれば、デバイスパターンを構成する各々のセグメント間(パターン間)の距離を考慮してシステマティックな歩留まりを求めるため、より正確に半導体装置の歩留まりを求めることができる。
また、本発明によれば、化学的機械的研磨法によって基板上に生じる凹凸の影響を考慮してシステマティックな歩留まりを求めるため、半導体装置の歩留まりをより正確に求めることができる。
[第1実施形態]
本発明の第1実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図1乃至図9を用いて説明する。図1は、半導体基板上にN個のサンプルパターンLをアレイ状に配置した場合を示す平面図である。図2は、半導体基板上にN個のサンプルパターンLをアレイ状に配置した場合を示す平面図である。図3は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。図4は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。図5は、設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。図6は、デバイスパターンを複数の領域に分割した状態を示す平面図である。図7は、デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。図8は、セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。図9は、レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置(CAD)を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、CD−ROM等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
上述したように、提案されている方法では、半導体チップ内の各々のレイアウトの歩留まりをテストチップ等を用いて求め、これらの歩留まりの値の総積値を算出することにより、システマティックな歩留まりYを求めていた。
しかしながら、上述したように、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりと異なる場合があった。例えば、提案されている方法により算出される半導体装置のシステマティックな歩留まりが、実際の半導体装置のシステマティックな歩留まりに対して小さめに算出されてしまう場合があった。
例えば、半導体基板上に形成されたフォトレジスト膜にデバイスパターンを露光する際には、フォーカスずれが生じる場合がある。かかるフォーカスずれは、歩留まりの劣化要因の一つである。フォーカスずれの顕著な箇所は、例えば数百μmの距離の周期で生じる。
従って、例えば、フォーカスマージンが比較的小さい2つのパターンが互いに近接して配置されている場合、これら2つのパターンのうちの一方がテストにパスする際には、これら2つのパターンのうちの他方もテストにパスする可能性が高い。また、これら2つのパターンのうちの一方がテストにパスしない場合には、これら2つのパターンのうちの他方もテストにパスしない可能性が高い。従って、これら2つのパターンのうちの一方のパターンがテストにパスする際に他方のパターンがテストにパスする確率は、これら2つのパターンの距離に応じた値となる。あるパターンがテストにパスする際に、そのパターンから離間した他のパターンがテストにパスする確率は、これら2つのパターンが互いに近接しているほど高くなる。あるパターンがテストにパスする際に、そのパターンから離間した他のパターンがテストにパスする確率は、これら2つのパターンの間の距離をパラメータとしたテーブル値又は関数により定義することが可能である。
なお、あるパターンと他のパターンとが互いに十分に離間して配置されている場合には、これら2つのパターンがそれぞれテストにパスするか否かは、互いに無関係となる。
提案されている方法では、あるパターンがテストにパスするか否かということと、他のパターンがテストにパスするか否かということとが、全く無関係であることを前提として、システマティックな歩留まりを求めていた。上述したように、提案されている方法では、ファクタqを有するパターンをN個含む製品チップのシステマティックな歩留まりの要素YSiは、テストチップにより定量化されたファクタqを有するパターンの一つあたりのシステマティックな歩留まりのN(q)乗で表される。なお、テストチップにより定量化されたファクタqを有するパターンの一つあたりのシステマティックな歩留まりは、上述したように以下のように表される。
Figure 0005087928
このことからも分かるように、ある特徴を有するパターンのシステマティックな歩留まりは、半導体チップ内のパターンの歩留まりの値の単なる総積値であり、各パターン間の距離は考慮していない。このため、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりに対して過度に小さめに算出されてしまうこととなる。
本実施形態による歩留まり算出方法では、半導体装置のデバイスパターンを構成する各々の部分パターン間の距離を考慮してシステマティックな歩留まりを求めることにより、半導体装置のシステマティックな歩留まりをより正確に算出することに主な特徴がある。
本実施形態による半導体装置の歩留まり算出方法では、まず、テストチップを用いて、システマティックな歩留まりと距離との関係を定量化する。ここでは、注目したレイヤのデバイスパターンについて、フォーカスマージンに依存したシステマティックな歩留まりYs1〜Ysnを求める場合を例に説明する。
まず、注目したレイヤのデバイスパターンのうちから、フォーカスマージンの異なる様々なサンプルパターン(テストパターン、テストビークル)L〜Lを選定し、これらのサンプルパターンL〜Lを用いてテストチップを設計する。具体的には、注目したレイヤにサンプルパターンL〜Lをマトリクス状(アレイ状)にそれぞれN個ずつレイアウトする。そして、サンプルパターンL〜Lの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンL〜Lのテストに必要な回路を設計する。
図1は、テストチップの注目されたレイヤ上にN個のサンプルパターンLをアレイ状にレイアウトした場合を示す平面図である。図1(a)は、サンプルパターンLを示す平面図であり、図1(b)において丸印で囲まれた部分を拡大して表したものである。図1(b)はサンプルパターンLがアレイ状にレイアウされた様子を示す平面図である。図1(b)においてR1,1〜R1,N0は、各々のサンプルパターンを示している。図1に示すように、テストチップの注目されたレイヤ10上には、N個のサンプルパターンLがアレイ状にレイアウトされている。アレイ状にレイアウトされたサンプルパターンLにより、サンプルパターン群が構成されている。
図2は、テストチップの注目されたレイヤ上にN個のサンプルパターンLをアレイ状にレイアウトした場合を示す平面図である。図2(a)は、サンプルパターンLを示す平面図であり、図2(b)において丸印で囲まれた部分を拡大して表したものである。図2(b)はサンプルパターンLがアレイ状にレイアウトされた様子を示す平面図である。図2(b)においてR2,1〜R2,N0は、各々のサンプルパターンを示している。図2に示すように、テストチップの注目されたレイヤ10上には、N個のサンプルパターンLがアレイ状にレイアウトされている。アレイ状にレイアウトされたサンプルパターンLにより、サンプルパターン群が構成されている。
同様にして、テストチップの注目されたレイヤ10上に、N個のサンプルパターンLをアレイ状にレイアウトする。そして、サンプルパターンLの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンLのテストに必要な回路を設計する。
次に、設計されたテストチップを製造ラインにて製造する。
次に、各々の半導体基板10上にそれぞれ形成されたN個のサンプルパターンL〜Lのうち、何個のサンプルパターンL〜Lがテストにパスするかをそれぞれ求めることにより、各々のサンプルパターンL〜Lの歩留まりY〜Yを求める。
サンプルパターンLの一つあたりの歩留まりYは、以下のような式により表される。
=P/N ・・・(6)
ここで、PはテストにパスしたサンプルパターンLの個数であり、Nは半導体基板10上に形成されたサンプルパターンLの個数である。
次に、各々のサンプルパターンL〜Lの歩留まりY〜Yを、予め求めておいたランダムな成分に起因する歩留まりYr1〜Yrnによりそれぞれ除算することにより、フォーカスずれに起因するシステマティックな歩留まりYs1〜Ysnを求める。
フォーカスずれに起因するシステマティックな歩留まりYsnは、以下のような式により表される。
sn=Y/Yrn ・・・(7)
ここで、YはサンプルパターンLの歩留まりであり、Yrnはランダム成分に起因するサンプルパターンLの歩留まりである。
なお、ランダムな成分に起因する歩留まりYr1〜Yrnとは、基板上に異物等が付着すること等に起因して低下する歩留まりのことである。
歩留まりが、ランダムな成分やフォーカスずれ以外の要因によっても大きく低下する場合には、かかる要因に起因する歩留まりYr1′〜Yrn′を別途求め、各々のサンプルパターンL〜Lの歩留まりY〜Yを更にYr1′〜Yrn′で除算することにより、フォーカスずれに起因するシステマティックな歩留まりYs1〜Ysnを求める。
上述したように、サンプルパターンL〜Lのフォーカスマージンはそれぞれ異なっている。このため、システマティックな歩留まりYs1〜Ysnが、フォーカスマージンに応じて、それぞれ求められる。
フォーカスマージンとシステマティックな歩留まりとの関係は、テーブル値や関数として定義する。
図3は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。図3(a)は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフである。図3(a)における横軸はフォーカスマージンを示しており、図3(a)における縦軸はシステマティックな歩留まりを示している。図3(b)は、フォーカスマージンとシステマティックな歩留まりとの関係を示すテーブル値である。
次に、2つのサンプルパターン同士が同時にテストにパスする確率の距離依存を、下記の手順で求める。
あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから離間した他のサンプルパターンLがテストをパスする確率は、以下のようにして求められる。
例えば、図1のようにサンプルパターンが配置されたサンプルパターン群の各々のサンプルパターンR1,1〜R1,N0についてテストを行った結果、テストをパスしなかったサンプルパターン、即ち、フェイル(Fail)となったサンプルパターンを“0”とし、テストをパス(Pass)したサンプルパターンを“1”とすると、例えば、R1,1(x1,1,y1,1)=0、R1,2(x1,2,y1,2)=1,・・・,R1,N0(x1,N0,y1,N0)=0のようになる。なお、括弧内は、サンプルパターンR1,1〜R1,N0の座標を示している。
次に、サンプルパターン同士の距離dが同じとなる組み合わせを、サンプルパターンR1,1〜R1,N0の座標に基づいて抽出する。
次に、抽出されたサンプルパターンL同士の組み合わせに基づいて、一方のサンプルパターンLがテストをパスする際に、他方のサンプルパターンLがテストをパスする確率P1−1を、以下のような式を用いて求める。
Figure 0005087928
ここで、a、b、距離dは、それぞれ以下のように表される。
=R1,j(x1,j,y1,j) ・・・(9)
=R1,k(x1,k,y1,k) ・・・(10)
Figure 0005087928
こうして、あるサンプルパターンLがテストをパスする際に他のサンプルパターンLがテストをパスする確率P1−1が、あるサンプルパターンLと他のサンプルパターンLとの距離dに応じてそれぞれ求められる。換言すれば、同じフォーカスマージンを有するサンプルパターンL同士が同時にテストをパスする確率P1−1が、サンプルパターン間の距離dに応じてそれぞれ求められる。
なお、あるサンプルパターンLと他のサンプルパターンLとの距離dが完全に同じとなる組み合わせが十分な数だけ抽出できない場合には、あるサンプルパターンLと他のサンプルパターンLとの距離がある範囲内となるような組み合わせを抽出すればよい。例えば、以下の式を満たすような組み合わせを抽出すればよい。
Figure 0005087928
上記のような解析をサンプルパターンLからサンプルパターンLまで行うことにより、同じ形状のサンプルパターンL〜L同士が同時にテストをパスする確率を、サンプルパターン間の距離dに応じてそれぞれ求めることができる。換言すれば、上記のような解析をサンプルパターンLからサンプルパターンLまで行うことにより、同じサンプルマージンを有するサンプルパターンL〜L同士が同時にテストをパスする確率が、サンプルパターン間の距離dに応じてそれぞれ求められる。
次に、あるサンプルパターンがテストにパスする際に、そのサンプルパターンとは異なる形状のサンプルパターンがテストにパスする確率を、サンプルパターン間の距離に応じてそれぞれ求める。換言すれば、フォーカスマージンが互いに異なるサンプルパターン同士が同時にテストをパスする確率を、サンプルパターン間の距離に応じてそれぞれ求める。
まず、テストチップ上の注目されたレイヤに様々なサンプルパターンL〜LをそれぞれN個ずつランダムにレイアウトする。そして、サンプルパターンL〜Lの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンL〜Lのテストに必要な回路を設計する。
次に、設計されたテストチップを製造ラインにて製造する。
次に、製造されたテストチップを用い、サンプルパターンL〜Lについてそれぞれテストを行う。あるサンプルパターンがテストをパスする際に、そのサンプルパターンとは異なる形状のサンプルパターンがテストをパスする確率が、かかるテストの結果に基づいて求めることができる。例えば、サンプルパターンLがテストをパスする際に、サンプルパターンLから距離dだけ離間して設けられたサンプルパターンLがテストをパスする確率P1−2は、以下のような式を用いて求めることができる。
Figure 0005087928
ここで、a、b、距離dは以下のように表される。
=R1,j(x1,j,y1,j) ・・・(14)
=R2,k(x2,k,y2,k) ・・・(15)
Figure 0005087928
なお、あるサンプルパターンLと他のサンプルパターンLとの距離dが完全に同じとなる組み合わせが十分な数だけ抽出できない場合には、あるサンプルパターンLと他のサンプルパターンLとの距離がある範囲内となるような組み合わせを抽出すればよい。例えば、以下の式を満たすような組み合わせを抽出すればよい。
Figure 0005087928
そして、他の様々なサンプルパターンの組み合わせについても、上記と同様にして求めることが可能である。
また、あるサンプルパターンがテストをパスする際に、そのパターンから距離dだけ離れて設けられた他のサンプルパターンがテストをパスする確率は、様々なサンプルパターンが半導体基板上にランダムに設けられたサンプルパターン群を用いることなく、以下のようにして求めることも可能である。
まず、フォーカスずれに起因したシステマティックな歩留まりYs1〜Ysnを、上記と同様にして、サンプルパターンL〜Lのそれぞれについて求める。フォーカスずれに起因したシステマティックな歩留まりYs1〜Ysnを求める際には、上記と同様に、半導体基板10上にサンプルパターンをアレイ状に配置して成るサンプルパターン群を用いる。
次に、サンプルパターンL〜Lのうちから、最も歩留まりの低いサンプルパターンを特定する。ここでは、最も歩留まりが低いサンプルパターンがLである場合を例に説明する。
次に、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−1を、上記と同様にして求める。あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−1については、上記と同様に、半導体基板10上にサンプルパターンをアレイ状に配置して成るサンプルパターン群を用いる。
図4は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。図4(a)は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフである。図4(a)において横軸はあるサンプルパターンと他のサンプルパターンとの間の距離dを示している。図4(a)において縦軸は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示している。図4(a)において◆印は、あるサンプルパターンLがテストにパスする際に他のサンプルパターンLがテストにパスする確率、即ち、同じフォーカスマージンを有するサンプルパターンL同士が同時にテストをパスする確率を示している。図4(a)において■印は、あるサンプルパターンLがテストにパスする際に他のサンプルパターンLがテストにパスする確率、即ち、同じフォーカスマージンを有するサンプルパターンL同士が同時にテストをパスする確率を示している。図4(a)において▲印は、あるサンプルパターンLがテストにパスする際に他のサンプルパターンLがテストにパスする確率を示している。図4(b)は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すテーブル値である。
あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLと同じ位置に設けられた他のサンプルパターンLがテストをパスする確率P1−1(d)は、1である。一方、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから無限大の距離dに位置するサンプルパターンLがテストにパスする確率P1−1(d)は、フォーカスずれに起因したサンプルパターンLのシステマティックな歩留まりYS1とほぼ一致する。従って、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−1(d)は、図4(a)において◆印で示すように、距離dが0のときには1であり、距離dが無限大のときにはYS1に収束するような関数となる。
同様に、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P2−2(d)についても、確率P1−1(d)と同様に、距離dに応じて変化すると考えられる。即ち、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLと同じ位置に設けられた他のサンプルパターンLがテストをパスする確率P2−2(d)は、1となる。一方、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから無限大の距離に位置するサンプルパターンLがテストにパスする確率P2−2(d)は、フォーカスずれに起因したサンプルパターンLのシステマティックな歩留まりYS2とほぼ一致する。従って、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P2−2(d)は、図4(a)において■印で示すように、距離dが0のときには1であり、距離dが無限大のときにはYS2に収束するような関数となる。
あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P2−2(d)は、確率P1−1(d)を用いて、以下のような式で表すことができる。
Figure 0005087928
サンプルパターンLはサンプルパターンLよりテストにパスしやすいため、確率P1−1(d)が1のときには、確率P2−2(d)は1となる。距離dが無限大のときには、確率P1−1(d)はYS1となり、確率P2−2(d)はYS2となる。式16は、このような考え方に基づいて得られたものである。
このように、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから無限大の距離に位置するサンプルパターンLがテストにパスする確率P2−2(d)は、半導体基板上に実際に形成されたサンプルパターン群を用いることなく、P1−1(d)を用いて求めることが可能である。
また、他の様々なサンプルパターンLについても、上記と同様にして求めることが可能である。
また、互いに異なる形状のサンプルパターンの組み合わせについては、以下のようにして求めることが可能である。
例えば、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−2(d)は、以下のようにして求めることが可能である。
上述したように、サンプルパターンLは最も歩留まりの低いサンプルパターンである。このため、サンプルパターンLはサンプルパターンLよりテストにパスしやすい。このため、あるサンプルパターンLがテストをパスする際には、そのサンプルパターンLと同じ位置に設けられた他のサンプルパターンLは必ずテストにパスすると考えることができる。あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLと同じ位置に設けられた他のサンプルパターンLがテストをパスする確率は、YS2/YS1と仮定することができる。一方、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから無限大の距離dに位置する他のサンプルパターンLがテストにパスする確率P1−2(d)は、フォーカスずれに起因したサンプルパターンLのシステマティックな歩留まりYS2とほぼ一致する。
従って、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−2(d)は、確率P1−1(d)を用いて、以下のような式で表すことができる。
Figure 0005087928
上記の式で表されるグラフは、図4(a)に点線を用いて示すように、距離dが比較的短い際には1を超えてしまう。確率が1より大きくなることは実際にはあり得ないので、上記の式で求められる確率P1−2(d)の値が1を超える場合には、確率P1−2(d)の値は1とする。
そうすると、あるサンプルパターンLがテストをパスする際に、そのサンプルパターンLから距離dだけ離間して設けられた他のサンプルパターンLがテストをパスする確率P1−2(d)は、図4(a)において▲印で示すような値となる。
このようにして求められた確率P1−1(d)、確率P2−2(d)、確率P1−2(d)は、関数又はテーブル値により定義される。
ここでは、サンプルパターンLがテストにパスする際にサンプルパターンLがテストにパスする確率、サンプルパターンLがテストにパスする際にサンプルパターンLがテストにパスする確率、及び、サンプルパターンLがテストにパスする際にサンプルパターンLがテストにパスする確率を例に説明したが、同様にして、他の様々なサンプルパターンの組み合わせについて、2つのサンプルパターンがテストに同時にパスする確率を求め、求められた確率を関数又はテーブル値によりそれぞれ定義する。
テストチップの面積が十分に広くなく、たくさんの種類のサンプルパターンL〜Lをテストチップ内に形成することが困難な場合にも、上記のような手法は有効である。
このようにして、あるサンプルパターンがテストにパスする際に、そのサンプルパターンから距離dだけ離間した位置に設けられた他のサンプルパターンがテストにパスする確率が、様々なサンプルパターンについて求められる。換言すれば、ある歩留まりを有するサンプルパターンがテストにパスする際に、そのサンプルパターンから距離dだけ離間した位置に設けられた他の歩留まりを有するサンプルパターンがテストにパスする確率が、様々なサンプルパターンについて求められる。そして、こうして求められた確率を、距離dをパラメータとするテーブル値又は関数により定義する。
次に、設計したレイアウト(デバイスパターン)のシステマティックな歩留まりを求める方法について図5を用いて説明する。図5は、設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。
まず、パターンのレイアウトを行う。即ち、デバイスパターン領域内にデバイスパターンを設計する(ステップS1)。
次に、図6に示すように、デバイスパターン領域12を、複数の部分領域14に分割する(ステップS2)。デバイスパターン領域12を複数の部分領域14に分割する際のサイズは、例えば数百μm程度とする。基板上に形成されたフォトレジスト膜にデバイスパターンを露光する際には、フォーカスずれの顕著な箇所が数百μmの距離の周期で生じるためである。
次に、図7に示すように、設計したデバイスパターン16の各々の辺をそれぞれ複数のセグメント(線分)に分割する(ステップS3)。図7は、デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。図7に示す各々の点は、セグメントの分割点(境界)17を示している。このような処理は、セグメント化と称される。セグメント化は、分割された各々の部分領域14(図6参照)毎に行う。セグメント化を行う際には、デバイスパターン16の各々の辺を例えば一様なサイズのセグメント18に分割する。図7(a)は、デバイスパターンの各々の辺を一様なサイズのセグメントに分割した例を示す平面図である。後述するように、後のステップでは、各々のセグメント18について、フォーカスマージンが求められることとなる。このため、各々のセグメント18のサイズは、フォーカスマージンを求めるのに適切なサイズであることが必要である。従って、各々のセグメント18のサイズは、例えば数十nm程度とすることが好ましい。
なお、上記では、デバイスパターン16の各々の辺を一様なサイズのセグメント18に分割する場合を例に説明したが、デバイスパターン16の各々の辺を一様なサイズのセグメント18に分割しなくてもよい。例えば、隣接するパターンの状況が変動する箇所において、セグメント18を分割するようにしてもよい。図7(b)は、隣接するパターンの状況が変動する箇所においてセグメントを分割した例を示す平面図である。
次に、各々のセグメント18についてフォーカスマージンをシミュレーションにより求める(ステップS4)。各々のセグメントのフォーカスマージンは、例えば以下のようにして求めることができる。
図8は、セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。図8(a)は、設計されたデバイスパターンの一部を示す平面図である。
まず、設計されたデバイスパターン(図8(a)参照)16に対して、OPC(Optical Proximity Correction)やエッチング補正等の処理を行い、マスクデータ20(図8(b)参照)を作成する。図8(b)は、マスクデータを示す平面図である。
次に、フォーカス値を様々に変化させた場合におけるレジストパターン22の寸法の変化をシミュレーションにより求める。図8(c)は、フォーカス値を変化させた場合のレジストパターンの寸法の変化を示す平面図である。実線は、ベストフォーカスの際のレジストパターンを示している。また、破線は、フォーカス値がベストフォーカスから50nmずれた場合のレジストパターンを示している。また、一点鎖線は、フォーカス値がベストフォーカスから100nmずれた場合のレジストパターンを示している。
次に、ベストフォーカスの際のレジストパターン22の寸法を基準値とし、フォーカス値を様々に変化させた際のレジストパターン22の寸法について、基準値からの乖離量を求める。
図9は、レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。図9における横軸はフォーカスずれ(デフォーカス量)を示しており、縦軸はレジストパターンの寸法の基準値からのずれを示している。
図9に示すようなグラフは、各々のセグメント18について求められる。
次に、レジストパターンの寸法において規定の乖離量が生じるようなデフォーカス量を、図9を用いて求める。かかる規定の乖離量は、図3のグラフ又はテーブルを求めたときの乖離量と同じ値とする。例えば、サンプルパターンのフォーカスマージンを求める際に5nmの乖離量を基準とした場合には、ここでも5nmの乖離量を引き起こすときのデフォーカス量を求める。こうして求められたデフォーカス量を、当該セグメントにおけるフォーカスマージンとする。このようにして、各々のセグメントのフォーカスマージンが求められる。
次に、フォーカスマージンと歩留まりとの関係を示すテーブル値又は関数を用いて、各々のセグメント18の歩留まりを求める(ステップS5)。フォーカスマージンと歩留まりとの関係を示すテーブル値又は関数としては、予め求められた図3に示すようなテーブル値又は関数を用いる。
次に、歩留まりが最も低いセグメントである最低歩留まりセグメント18a(図7参照)を、各々の部分領域14毎に特定する(ステップS6)。歩留まりが最も低いセグメント18が部分領域14内に複数存在している場合には、例えば、歩留まりが最も低いセグメント18のうちの部分領域14の中心に最も近いセグメント18を最低歩留まりセグメント18aとする。
次に、最低歩留まりセグメント18aと最低歩留まりセグメント18a以外のセグメント18との間の距離dをそれぞれ算出する(ステップS7)。最低歩留まりセグメント18aと最低歩留まりセグメント18a以外のセグメント18との間の距離dの算出は、各々の部分領域14毎に行う。
次に、最低歩留まりセグメント18aがテストにパスする際に、最低歩留まりセグメント18a以外のセグメント18がテストにパスする確率を、各々の部分領域14毎に求める(ステップS8)。ある歩留まりを有するパターンがテストをパスする際に、そのパターンから距離dだけ離れた他の歩留まりを有するパターンがテストにパスする確率は、上述したように、テーブル又は関数として予め定義されている(図4参照)。従って、セグメント18、18aに対応するテーブル値又は関数に基づいて、最低歩留まりセグメント18aがテストにパスする際に最低歩留まりセグメント18a以外のセグメント18がテストにパスする確率Pをそれぞれ求めることができる。
次に、部分領域14内におけるデバイスパターン16の歩留まりを求める(ステップS9)。部分領域14内の最低歩留まりセグメント18aがテストにパスし、かつ、当該部分領域14内に存在する他のすべてのセグメント18が同時にパスする確率が、当該部分領域14内におけるデバイスパターン16の歩留まりである。従って、最低歩留まりセグメント18aがテストにパスする際に、最低歩留まりセグメント18a以外のセグメント18がテストにパスするそれぞれの確率の総積の値と、最低歩留まりセグメント18aの歩留まりの値との積を求めることにより、部分領域14内におけるデバイスパターン16の歩留まりを求める。部分領域kにおけるデバイスパターン16のフォーカスずれに起因するシステマティックな歩留まりYskは、以下のような式により表される。
Figure 0005087928
ここで、yは、最低歩留まりセグメントの歩留まりである。
次に、部分領域14内におけるデバイスパターン16についてそれぞれ求められたフォーカスずれに起因するシステマティックな歩留まりYskに基づいて、デバイスパターン領域12の全体のフォーカスずれに起因するシステマティックな歩留まりYを求める(ステップS10)。デバイスパターン領域12の全体のフォーカスずれに起因するシステマティックな歩留まりYは、各々の部分領域14におけるデバイスパターン16のフォーカスずれに起因するシステマティックな歩留まりYskの値の総積により求められる。デバイスパターン領域12の全体のフォーカスずれに起因するシステマティックな歩留まりYは、以下のような式により表される。
Figure 0005087928
こうして、半導体装置のデバイスパターンのフォーカスずれに起因するシステマティックな歩留まりが求められる。
このように、本実施形態によれば、デバイスパターンを構成する各々の部分パターン間の距離を考慮して、フォーカスずれをはじめとした距離の依存性を有する様々な要素に起因するシステマティックな歩留まりを求めるため、より正確に半導体装置の歩留まりを求めることができる。
[第2実施形態]
本発明の第2実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図10を用いて説明する。図10は、設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。図1乃至図9に示す第1実施形態による半導体装置の歩留まり算出方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置(CAD)を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、CD−ROM等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
本実施形態による半導体装置の歩留まり算出方法は、パターンマッチングを行うことにより、デバイスパターンを構成する各々の部分パターンにサンプルパターンを対応させることに主な特徴がある。
まず、歩留まりを劣化させそうな幾つかのサンプルパターンL〜Lについてフォーカスマージンに応じたシステマティックな歩留まりを求めるステップから、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を、距離dをパラメータとしたテーブル値又は関数により定義するステップまでは、第1実施形態による半導体装置の歩留まり算出方法と同様であるので説明を省略する。
次に、図10に示すように、パターンのレイアウトを行う。即ち、デバイスパターン領域内にデバイスパターンを設計する(ステップS21)。
まず、デバイスパターンが形成された領域であるデバイスパターン領域12を、複数の部分領域14に分割する(図6参照)(ステップS22)。デバイスパターン領域を複数の部分領域に分割する際のサイズは、第1実施形態と同様に、例えば数百μm程度とする。
次に、パターンマッチングを行うことにより、デバイスパターンの中から、サンプルパターンL〜Lと等しい部分パターン、又は、サンプルパターンL〜Lに近似した部分パターンを抽出する(ステップS23)。
次に、テストチップを用いて定量化された歩留まり値に基づいて、抽出された部分パターン群の中から、歩留まりが最も低い部分パターンである最低歩留まり部分パターンを、各々の部分領域毎に特定する(ステップS24)。歩留まりが最も低い部分パターンが部分領域内に複数存在している場合には、例えば、歩留まりが最も低い部分パターンのうち、部分領域の中心に最も近い部分パターンを最低歩留まり部分パターンとする。
次に、最低歩留まり部分パターンと最低歩留まり部分パターン以外の部分パターンとの間の距離をそれぞれ算出する(ステップS25)。最低歩留まり部分パターンと最低歩留まり部分パターン以外の部分パターンとの間の距離の算出は、各々の部分領域毎に行う。
次に、最低歩留まり部分パターンがテストにパスする際に、最低歩留まり部分パターン以外の部分パターンがテストにパスする確率を、それぞれ求める(ステップS26)。最低歩留まり部分パターンがテストにパスする際に、最低歩留まり部分パターン以外の部分パターンがテストにパスする確率は、各々の部分領域毎に求める。あるサンプルパターンがテストにパスする際に、そのサンプルパターンから距離dだけ離間した位置に存在する他のサンプルパターンがテストにパスする確率は、上述したように、あるサンプルパターンと他のサンプルパターンとの間の距離dをパラメータとしたテーブル値又は関数により予め定義されている(図4参照)。従って、予め求められたテーブル値又は関数に基づいて、最低歩留まり部分パターンがテストにパスする際に最低歩留まり部分パターン以外の部分パターンがテストにパスする確率Pがそれぞれ求められる。
次に、各部分領域14におけるデバイスパターンのシステマティックな歩留まりを求める(ステップS27)。部分領域14内の最低歩留まり部分パターンがテストにパスし、かつ、当該部分領域14内に存在するすべての部分パターンが同時にパスする確率が、当該部分領域14内のデバイスパターンの歩留まりである。従って、最低歩留まり部分パターンがテストにパスする際に最低歩留まり部分パターン以外の部分パターンがテストにパスするそれぞれの確率の総積の値と、最低歩留まり部分パターンの歩留まりの値との積を求めることにより、部分領域14内におけるデバイスパターンの歩留まりを求めることができる。部分領域kにおけるデバイスパターンのシステマティックな歩留まりYskは、以下のような式により表される。
Figure 0005087928
ここで、yは、最低歩留まり部分パターンの歩留まりである。
次に、部分領域14内におけるデバイスパターンについてそれぞれ求められたシステマティックな歩留まりに基づいて、デバイスパターン領域12の全体のシステマティックな歩留まりを求める(ステップS28)。デバイスパターン領域12の全体のシステマティックな歩留まりは、各々の部分領域14におけるデバイスパターンのシステマティックな歩留まりの総積により求められる。デバイスパターン領域12の全体のシステマティックな歩留まりYは、以下のような式により表される。
Figure 0005087928
こうして、デバイスパターンのシステマティックな歩留まりが求められる。
このように、パターンマッチングを行うことにより、デバイスパターンを構成する各々の部分パターンにサンプルパターンを対応させ、デバイスパターンのシステマティックな歩留まりを求めるようにしてもよい。
[第3実施形態]
本発明の第3実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図11乃至図14を用いて説明する。図11は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。図12及び図13は、半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図である。図14は、設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。図1乃至図10に示す第1又は第2実施形態による半導体装置の歩留まり算出方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置(CAD)を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、CD−ROM等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
本実施形態による半導体装置の歩留まり算出方法は、CMP(Chemical Mechanical Polishing、化学的機械的研磨)による平坦化によりデバイスパターンの下地の表面に生ずる凹部の深さを考慮して、デバイスパターンのシステマティックな歩留まりを求めることに主な特徴がある。
なお、ここでは、STI法により素子分離領域を形成する際に生ずる凹部の深さを考慮してシステマティックな歩留まりを求める場合を例に説明するが、基板(下地)の表面に凹部が生じるのはSTI法により素子分離領域を形成する際だけではない。本発明の原理は、下地の表面に生じた凹部の深さを考慮してシステマティックな歩留まりを求める際に広く適用することが可能である。
本実施形態では、小さな回路単位であるセルを設計し、これらの設計セルを組み合わせて配置配線を行うことにより半導体装置を設計する場合を例に説明する。
なお、本実施形態では、セルを設計し、これらの設計セルを組み合わせて配置配線を行うことにより半導体装置を設計する場合を例に説明するが、ブロックを設計し、これらの設計ブロックを組み合わせて配置配線を行うことにより半導体装置を設計する場合にも、本発明の原理を適用することが可能である。
まず、図14に示すように、デバイスパターンの設計に用いられる設計セルのレイアウトを行う(ステップS31)。
次に、各々の設計セルのシステマティックな歩留まりの値を求める(ステップS32)。各々の設計セルのシステマティックな歩留まりの値は、素子分離領域の表面の凹部の深さに応じて異なる。素子分離領域の表面の凹部の深さによって設計セルのシステマティックな歩留まりの値が異なるのは、素子分離領域の表面の凹部の深さに応じてフォーカスずれが大きくなり、これによりフォーカスマージンが変化するためである。
設計セル又の歩留まりを求めるためには、凹部の深さの定量化が必要である。しかしながら、凹部の深さは、設計セル等の段階では定量化することができない。CMP法により生じる凹凸は、設計セルのうちに存在するパターンの形状だけでなく、数十μm〜数百μm程度の領域におけるパターン密度に依存する。一方、設計セルの大きさは、数μmから20μm程度である。即ち、設計セル等の大きさは、CMPの影響が生じる範囲と比べて極めて小さい。従って、最終的な歩留まり値は、配置配線が完了し、周辺環境が決定されてからでなければ計算することができない。このため、設計セル又の段階でのシステマティックな歩留まりは、図11に示すように、素子分離領域の表面の凹部の深さに応じたテーブル値又は関数により定義しておく。
図11は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。図11(a)は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すグラフであり、図11(b)は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値である。このようなテーブル値や関数は、例えば第1実施形態による歩留まり算出方法を若干変更した手法により求めることが可能である。第1実施形態では、デバイスパターンを構成する各々のセグメントについてフォーカスマージンを求め、求められたフォーカスマージンに基づいて歩留まりを算出している。これに対し、基板の表面に凹部が存在する場合には、凹部の深さの分だけフォーカスマージンが減少することとなる。従って、基板上の凹部の深さを考慮して設計セルの歩留まりを算出する際には、凹部の深さによって減少するフォーカスマージンを考慮して歩留まりを算出する。例えば、CMPシミュレータ等から予測されるセル内のパターンに依存した局所的な凹部の深さがδ(x、y)であり、セルの周辺環境に依存するグローバルな凹部の深さがgである場合には、凹部が存在しない場合のフォーカスマージンからδ(x、y)+gだけ減算した値が、この場合のフォーカスマージンとなる。例えば、0nm〜50nmの範囲で凹部の深さを変化させてシステマティックな歩留まりを求めると、図11に示すようなテーブル又は関数が求められる。図11に示すようなテーブル又は関数は、各々の設計セル毎に求められる。
また、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係は、サンプルパターン(テストパターン)をアレイ状に配置したサンプルパターン群(テストパターン群)の歩留まりを実測することによっても求めることが可能である。なお、かかるサンプルパターン群を構成するサンプルパターンとしては、設計セルのレイアウトのうちに存在するパターンであって、素子分離領域の表面に存在する凹部によって歩留まりが低くなる可能性のあるパターンを用いる。
図12及び図13は、半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図である。
図12(b)は半導体基板10上にはN個のサンプルパターンをアレイ状に形成した状態を示す平面図(その1)である。図12(a)は、図12(b)において丸印で囲んだ部分を拡大して表したものである。図12(b)に示すように、半導体基板10上にはN個のサンプルパターン24aがアレイ状に形成されている。図12(a)に示すように、素子分離領域26により素子領域28が画定されている。各々のサンプルパターン24aにおける素子分離領域26の面積の割合はA%となっている。素子分離領域26の面積の割合が比較的大きいため、素子分離領域26の表面には比較的深い凹部(図示せず)が形成されている。例えば、素子分離領域26の表面には、例えば最大で40nmの深さの凹部が形成される。
図13(b)は半導体基板10上にはN個のサンプルパターンをアレイ状に形成した状態を示す平面図(その2)である。図13(a)は、図13(b)において丸印で囲んだ部分を拡大して表したものである。
図13(b)に示すように、半導体基板10上にはN個のサンプルパターン24bがアレイ状に形成されている。図13(a)に示すように、素子分離領域26により素子領域28が画定されている。各々のサンプルパターン24bにおける素子分離領域26の面積の割合はB%となっている。素子分離領域26の面積の割合が比較的小さいため、素子分離領域26の表面には比較的浅い凹部(図示せず)が形成されている。例えば、素子分離領域26の表面には、例えば20nmの深さの凹部が形成される。
同様にして、素子分離領域26の面積の割合の異なる様々なサンプルパターン群を、各々の半導体基板10上に形成する。
そして、これらの様々なサンプルパターン群についてそれぞれ求めた歩留まりに基づいて、素子分離領域26の表面の凹部の深さに応じた各々の設計セルのシステマティックな歩留まりを求める。
次に、図14に示すように、様々な設計セルを用いてデバイスパターンを設計する(ステップS33)。
次に、デバイスパターンの下に存在する素子分離領域26の表面の凹部の深さを求める(ステップS34)。素子分離領域の表面の凹部の深さは、例えば、CMPシミュレータや、所定領域内における素子分離領域26の面積の割合に基づいて求めることが可能である。
次に、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値又は関数を用いて、デバイスパターンを構成する各々の設計セルのシステマティックな歩留まりの値を求める(ステップS35)。素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値又は関数としては、予め求められた図11に示すようなテーブル値又は関数を用いる。こうして、デバイスパターンを構成する各々の設計セルのシステマティックな歩留まりYskが求められる。
次に、デバイスパターンを構成する各々の設計セルについてそれぞれ求められたシステマティックな歩留まりYskに基づいて、デバイスパターン領域12の全体におけるデバイスパターンのシステマティックな歩留まりYを求める(ステップS36)。デバイスパターン領域12の全体のシステマティックな歩留まりYは、各々の設計セルのシステマティックな歩留まりYskの総積により求められる。デバイスパターン領域12の全体におけるデバイスパターンのシステマティックな歩留まりYは、以下のような式により表される。
Figure 0005087928
こうして、基板上に生じる凹凸を考慮して、半導体装置のシステマティックな歩留まりが求められる。
このように、本実施形態によれば、基板上に生じる凹凸を考慮してシステマティックな歩留まりを求めるため、半導体装置の歩留まりをより正確に求めることができる。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第1実施形態では、歩留まりが最も低い最低歩留まりセグメントを特定し、最低歩留まりセグメントがテストにパスする際に他のすべてのセグメントがテストにパスする確率を求める場合を例に説明したが、特定するセグメントは必ずしも歩留まりの最も低いセグメントに限定されるものではない。複数のセグメントのうちから一つのセグメントを特定し、そのセグメントがテストをパスする際に、そのセグメント以外のすべてのセグメントがテストにパスする確率を求めるようにしてもよい。
また、第2実施形態では、歩留まりが最も低い最低歩留まり部分パターンを特定し、最低歩留まり部分パターンがテストにパスする際に他のすべての部分パターンがテストにパスする確率を求める場合を例に説明したが、特定する部分パターンは必ずしも歩留まりの最も低い部分パターンに限定されるものではない。複数の部分パターンのうちから一つの部分パターンを特定し、その部分パターンがテストをパスする際に、その部分パターン以外のすべての部分パターンがテストにパスする確率を求めるようにしてもよい。
また、第1及び第2実施形態では、フォトリソグラフィにおけるフォーカスずれに起因する歩留まり低下を例に説明したが、フォトリソグラフィにおける露光量マージンに起因する歩留まり低下、MEEF(Mask Error Enhancement Factor)に起因する歩留まり低下についても、本発明の原理を同様に適用することが可能である。また、フォトリソグラフィ以外の要因によって歩留まりが劣化する場合にも、本発明の原理を適用することが可能である。
また、第3実施形態では、STI法により素子分離領域を形成する際に素子分離領域の表面に生ずる凹部の深さを考慮してシステマティックな歩留まりを算出する場合を例に説明したが、本発明の原理は、基板上に生じる凹凸を考慮してシステマティックな歩留まりを算出する場合に広く適用することができる。例えば、CMP法を用いて層間絶縁膜にコンタクトプラグを埋め込む際にも層間絶縁膜の表面に凹凸が生じるが、かかる凹凸を考慮してシステマティックな歩留まりを算出する場合にも、本発明の原理を適用することが可能である。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
(付記1)
設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、
特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、
前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
(付記2)
付記1記載の半導体装置の歩留まり算出方法において、
前記第2パターンが複数ある場合には、前記第3のステップでは、前記第1パターンが前記テストにパスする際に複数の前記第2パターンが前記テストにパスするそれぞれの確率の総積の値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める
ことを特徴とする半導体装置の歩留まり算出方法。
(付記3)
付記1又は2記載の半導体装置の歩留まり算出方法において、
前記第1のステップの前に、前記デバイスパターンが形成される領域であるデバイスパターン領域を複数の部分領域に分割するステップを更に有し、
前記第1のステップでは、各々の前記部分領域について、一つの前記第1パターンをそれぞれ特定し、
前記第2のステップでは、各々の前記部分領域について、前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率をそれぞれ求め、
前記第3のステップでは、各々の前記部分領域について、前記部分領域内に存在する前記デバイスパターンの歩留まりを求め、前記部分領域内に存在する前記デバイスパターンについてそれぞれ求められた歩留まりの値の総積に基づいて、前記デバイスパターン領域の全体における前記デバイスパターンの歩留まりを求める
ことを特徴とする半導体装置の歩留まり算出方法。
(付記4)
付記1乃至3のいずれかに記載の半導体装置の歩留まり算出方法において、
前記第1のステップでは、前記デバイスパターンに含まれる複数のパターンのうちの最も歩留まりが低い一つのパターンを、前記第1パターンとして特定する
ことを特徴とする半導体装置の歩留まり算出方法。
(付記5)
付記1乃至4のいずれかに記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用いて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
(付記6)
付記5記載の半導体装置の歩留まり算出方法において、
前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
ことを特徴とする半導体装置の歩留まり算出方法。
(付記7)
付記6記載の半導体装置の歩留まり算出方法において、
前記サンプルパターン群は、互いに等しい形状のサンプルパターンをアレイ状に配置して成るサンプルパターン群である
ことを特徴とする半導体装置の歩留まり算出方法。
(付記8)
付記6記載の半導体装置の歩留まり算出方法において、
前記サンプルパターン群は、様々な形状のサンプルパターンをランダムにアレイ状に配置して成るサンプルパターン群である
ことを特徴とする半導体装置の歩留まり算出方法。
(付記9)
付記1乃至4のいずれかに記載の半導体装置の歩留まり算出方法において、
複数の前記関数のうちの一つの前記関数は、テストチップを用いて求められ、
前記複数の関数のうちの他の関数は、前記テストチップを用いて求められた前記一つの関数に基づいて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
(付記10)
付記5又は9記載の半導体装置の歩留まり算出方法において、
前記第1のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第4のステップを更に有する
ことを特徴とする半導体装置の歩留まり算出方法。
(付記11)
設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第3のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
(付記12)
付記11記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用い、前記凹部の深さをパラメータとして求めたものである
ことを特徴とする半導体装置の歩留まり算出方法。
(付記13)
付記11又は12記載の半導体装置の歩留まり算出方法において、
前記凹部は、化学的機械的研磨法による平坦化により生じた凹部である
ことを特徴とする半導体装置の歩留まり算出方法。
(付記14)
付記11乃至13のいずれかに記載の半導体装置の歩留まり算出方法において、
前記第2のステップでは、前記設計セル内又は前記設計ブロック内における素子分離領域の面積の割合に基づいて、前記凹部の深さを求める
ことを特徴とする半導体装置の歩留まり算出方法。
(付記15)
設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、
特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、
前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
(付記16)
付記15記載のコンピュータプログラムにおいて、
前記テーブル値又は前記関数は、テストチップを用いて求められる
ことを特徴とするコンピュータプログラム。
(付記17)
付記16記載のコンピュータプログラムにおいて、
前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
ことを特徴とするコンピュータプログラム。
(付記18)
付記16記載のコンピュータプログラムにおいて、
前記第1のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第4のステップを更にコンピュータに実行させる
ことを特徴とするコンピュータプログラム。
(付記19)
設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第3のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
半導体基板上にN個のサンプルパターンLをアレイ状に配置した場合を示す平面図である。 半導体基板上にN個のサンプルパターンLをアレイ状に配置した場合を示す平面図である。 フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。 あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。 設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。 デバイスパターンを複数の領域に分割した状態を示す平面図である。 デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。 セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。 レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。 設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。 素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。 半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図(その1)である。 半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図(その2)である。 設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。
符号の説明
10…半導体基板
12…デバイスパターン領域
14…部分領域
16…デバイスパターン
17…セグメントの分割点
18…セグメント
18a…最低歩留まりセグメント
20…マスクデータ
22…レジストパターン
24a、24b…サンプルパターン
26…素子分離領域
28…素子領域

Claims (10)
Hide Dependent

  1. 設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、
    特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、
    前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップと
    を有することを特徴とする半導体装置の歩留まり算出方法。
  2. 請求項1記載の半導体装置の歩留まり算出方法において、
    前記第2パターンが複数ある場合には、前記第3のステップでは、前記第1パターンが前記テストにパスする際に複数の前記第2パターンが前記テストにパスするそれぞれの確率の総積の値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める
    ことを特徴とする半導体装置の歩留まり算出方法。
  3. 請求項1又は2記載の半導体装置の歩留まり算出方法において、
    前記テーブル値又は前記関数は、テストチップを用いて求められる
    ことを特徴とする半導体装置の歩留まり算出方法。
  4. 請求項3記載の半導体装置の歩留まり算出方法において、
    前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
    ことを特徴とする半導体装置の歩留まり算出方法。
  5. 請求項1又は2記載の半導体装置の歩留まり算出方法において、
    複数の前記関数のうちの一つの前記関数は、テストチップを用いて求められ、
    前記複数の関数のうちの他の関数は、前記テストチップを用いて求められた前記一つの関数に基づいて求められる
    ことを特徴とする半導体装置の歩留まり算出方法。
  6. 請求項3又は5記載の半導体装置の歩留まり算出方法において、
    前記第1のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第4のステップを更に有する
    ことを特徴とする半導体装置の歩留まり算出方法。
  7. 設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、
    前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、
    前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め前記設計セル又は前記設計ブロック内のパターンに依存した局所的な凹部の深さに基づいて求められたテーブル値又は関数を用いて、前記デバイスパターンの下地の表面に存在する凹部の深さに応じて求める第3のステップと、
    前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップと
    を有することを特徴とする半導体装置の歩留まり算出方法。
  8. 請求項7記載の半導体装置の歩留まり算出方法において、
    前記テーブル値又は前記関数は、テストチップを用い、前記凹部の深さをパラメータとして求めたものである
    ことを特徴とする半導体装置の歩留まり算出方法。
  9. 設計したデバイスパターンから、特定の第1パターンと、前記第1パターンとは異なる第2パターンとを選定する第1のステップと、
    特定された前記第1パターンがテストにパスする際に前記第2パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第1パターンと前記第2パターンとの距離に応じてそれぞれ求める第2のステップと、
    前記第1パターンが前記テストにパスする際に前記第2パターンが前記テストにパスする確率値と、前記第1パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第3のステップと
    をコンピュータに実行させることを特徴とするコンピュータプログラム。
  10. 設計セル又は設計ブロックを用いてデバイスパターンを設計する第1のステップと、
    前記デバイスパターンの下地の表面に存在する凹部の深さを求める第2のステップと、
    前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め前記設計セル又は前記設計ブロック内のパターンに依存した局所的な凹部の深さに基づいて求められたテーブル値又は関数を用いて、前記デバイスパターンの下地の表面に存在する凹部の深さに応じて求める第3のステップと、
    前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第4のステップと
    をコンピュータに実行させることを特徴とするコンピュータプログラム。