JP2003514475A5 - - Google Patents

Claims (11)

1. 少なくとも１つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を備える特徴付けビヒクルであって、
   前記制御回路は、
   試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
   試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
   発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
   発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタとを含む、特徴付けビヒクル。
2. 前記組合せ回路エレメントが、相互接続の数よりも実質的に多い数のデバイスおよびゲートを含むものである、請求項１に記載の特徴付けビヒクル。
3. 前記特徴付けビヒクルが、それぞれ第１および第２の組合せ回路エレメントを制御する第１および第２の制御回路を含み、
   第１の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含み、
   第２の組合せ回路エレメントは、相互接続の数よりも実質的に少ない数のデバイスおよびゲートを含むものである、請求項１に記載の特徴付けビヒクル。
4. さらに、メモリ・ブロックと、
   第１および第２の制御回路およびメモリ・ブロックが接続されるデータ転送バスと、
   を備える、請求項４に記載の特徴付けビヒクルであって、
   第１および第２の制御回路およびメモリ・ブロックは、テスタとの通信のために同一のデータ転送バスを使用するものである、
   特徴付けビヒクル。
5. 前記入力手段および出力手段は、制御回路にデータを転送し、また、制御回路からデータを転送するための単一のインタフェースを使用するものである、請求項１に記載の特徴付けビヒクル。
6. 前記制御回路は、試験パターンを、第１のループを介して前記組合せ回路エレメントにシフトさせ、前記組合せ回路エレメントから第２のループにシフトさせるための複数のラッチを含む、請求項５に記載の特徴付けビヒクル。
7. 前記組合せ回路エレメントは入力パターンの平方根を計算するものである、請求項１に記載の特徴付けビヒクル。
8. 組合せ回路エレメントがリング発振器である、請求項１に記載の特徴付けビヒクル。
9. メモリ・ブロックをさらに備える、請求項１に記載の特徴付けビヒクル。
10. アナログ回路のブロックをさらに備える、請求項１に記載の特徴付けビヒクル。
11. ａ）少なくとも１つの組合せ回路エレメントと、前記組合せ回路エレメントを制御する制御回路と、を含む特徴付けビヒクルと、
    ｂ）前記特徴付けビヒクルによって画定されたレイアウトを具体的に表現する歩留りモデルであって、集積回路の最終製品の製造に使用される製造サイクルを構成する複数のプロセス操作の中の少なくとも１つを対象として考慮した歩留りモデルと、
    ｃ）製品レイアウトと、
    ｄ）前記製品レイアウトから所定のレイアウト特性を抽出するための抽出エンジンであって、前記特性が前記歩留りモデルと組合せて歩留まり予測のために使用される抽出エンジンと、
    を備える、集積回路の歩留りを予測するシステムであって、
    前記制御回路は、
    試験パターンの信号を前記組合せ回路エレメントに入力する入力手段と、
    試験パターンに基づいて前記組合せ回路エレメントによって出力された出力パターンを記憶する出力手段と、
    発振を生じさせるために前記出力手段を前記入力手段に接続するリング・バスと、
    発振周波数を計数するカウンタであって、それによって前記組合せ回路エレメントの性能が測定されるカウンタと、を含むものである、
    システム。