CN103123658A - 一种可编程逻辑阵列ip核及其系统集成方法 - Google Patents

Abstract

本发明公开了一种适用于PSOC设计的嵌入式可编程逻辑阵列IP核结构，所述可编程逻辑阵列IP核包括多个可编程逻辑阵列块BLK、互连网络、时钟管理模块DCM、输入输出端口以及配置接口。本发明还公开了一种基于所述IP核的系统集成方法。本发明通过软件系统对PSOC系统中可编程逻辑IP核进行编程，可以把IP核配置为用户需要的电路功能。利用其灵活和可重配置的能力可以方便的实现系统的可重构性，同时降低开发SOC的风险。

Description

一种可编程逻辑阵列IP核及其系统集成方法

技术领域

本发明属于电子电路设计领域，具体涉及到一种可编程逻辑阵列IP核专用结构以及相应的系统集成方法。

背景技术

以知识产权IP(Intellectual Property)核复用和超深亚微米技术为支撑的片上系统SOC(System on a Chip)已成为超大规模集成电路的重要发展方向。然而，SOC设计面临诸多挑战，其中IP核的复用最为关键。绝大多数SOC都是采用以IP核为主进行设计的，IP核成为集成电路产业中增长最快的一部分。

可编程逻辑阵列FPGA(Field Programmable Gate Array)于20世纪80年代中期首次被推出，由于FPGA具有系统内可再编程(或可重配置)的能力，给新一代大规模集成电路设计带来极强的灵活性和适应性，可为许多复杂的信号处理和信息加工的实现提供新的思路和方法，已经在各类电子系统中被广泛应用。

当前，随着集成电路设计复杂度的提高和产品上市时间压力的增大，SOC系统中嵌入可编程逻辑阵列IP核即可编程片上系统(PSOC)，也正受到广泛关注。通过FPGA软件系统对PSOC系统中可编程逻辑阵列IP核进行编程，可以把IP核配置成为用户需要的数字电路功能。不仅降低开发SOC的风险，利用其灵活和可重配置的能力，可以方便的实现将一种芯片配置成多种应用产品，尤其适用于标准不断更新改变的例如通讯和网络芯片产品等产品开发中，在降低了产品的升级成本的同时，还能够有效地缩短了产品的开发和上市时间。

可编程逻辑阵列IP核在完成本身设计以及IP化同时，还需要考虑其集成到PSOC系统中的接口互连，不同互连形式会影响到芯片的数据带宽、时延及功耗等指标。目前SOC设计中广泛采用总线作为IP核互连方式，常用总线有AMBA(Advanced Microcontroller Bus Architecture)、Wishbone等，例如Altera公司的可编程嵌入式微处理器产品Excalibur Device，其内部的可编程模块PLD与stripe之间采用AMBA总线桥(bridge)接口。然而，总线架构的不断发展升级却给IP核复用及SOC设计实现带来不利影响。一方面，总线的技术变更或升级有可能使以前支持的IP核不再适用，需要做修改；另一方面，可能会给SOC的系统级设计带来影响，可编程模块对该总线接口协议的处理则需要花费大量内部逻辑资源，同时总线中引入的流水线处理方式增加数据通道延迟，将影响数据传输效率。

发明内容

为了解决上述问题，本发明提出一种适用于PSOC设计的嵌入式可编程逻辑阵列IP核结构以及相应的系统集成方法。

本发明所提出的一种可编程逻辑阵列IP核，其特征在于，所述可编程逻辑阵列IP核包括多个可编程逻辑阵列块BLK、互连网络、时钟管理模块DCM、输入输出端口以及配置接口，其中，

所述可编程逻辑阵列块BLK用于独自或通过所述互连网络实现逻辑功能；

所述互连网络连接于所述多个可编程逻辑阵列块BLK之间，以支持所述多个可编程逻辑阵列块BLK之间的通信；

所述时钟管理模块DCM用于提供所述可编程逻辑阵列IP核的工作时钟，并控制其与外部时钟输入信号的相位关系以及输入输出端口的接口时序；

所述配置接口用于下载所述可编程逻辑阵列IP核的配置码，实现对所述可编程逻辑阵列IP核的电路功能编程配置。

通常IP核具有确定的电路功能，并提供电路相应的接口时序和相关模型供用户在系统集成中使用。可编程逻辑阵列IP核提供给用户集成过程中本身没有确定的电路功能，因而不能确定接口时序以及内部时序参数。基于上述的可编程逻辑阵列IP核结构，本发明将以硬件描述语言进行描述的用户电路的端口寄存器映射到可编程逻辑阵列IP核的端口寄存器IO_REG上并完成可编程逻辑阵列IP核的电路功能配置。由此，可提取IP核端口寄存器的时序参数和相关模型，在PSOC系统集成中使用。

附图说明

图1是可编程逻辑阵列IP核的电路结构。

图2是LC(Logic Cluster)电路结构。

图3是可编程逻辑阵列IP核集成到SOC系统中应用方案示意图。

图4是可编程逻辑阵列IP核输入端口时序图。

图5是可编程逻辑阵列IP核输出端口时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明所提出的可编程逻辑阵列IP核是基于静态存储器(SRAM)实现的，其电路结构如图1所示，可编程逻辑阵列IP核主要由多个可编程逻辑阵列块BLK、互连网络、时钟管理模块DCM、输入输出端口以及配置接口等模块组成。

其中，IP核包含数量为m行×n列(m，n≥2)的可编程逻辑阵列块BLK，各BLK内部之间具有相似的结构特性，IP核的逻辑规模主要由BLK数量确定，可以通过增加或减少BLK的方式方便地按需形成IP核的逻辑规模，即IP核的BLK具有良好的复用性和可剪裁性。

可编程逻辑阵列块BLK是一个相对独立的实体，其可以独自实现一定的逻辑功能，例如通过对应的IP核配置软件对BLK进行编程，BLK可实现较简单的加法器、移位寄存器或其他门电路功能。通过位于可编程逻辑阵列块BLK之间的互连网络通道进行相互之间的通信，还可以实现更复杂的逻辑功能。

可编程逻辑阵列块BLK的主要组成模块有逻辑串LC(Logic Cluster)、水平方向连线盒CB、垂直方向连线盒CB以及开关盒SW等。连线盒由规则的连线单元构成，逻辑串之间的信号连接通过该连线单元来实现。开关盒模块负责实现逻辑串与连线盒之间的连接，同时实现连线盒之间的互接。图2为逻辑串LC的电路结构，逻辑串LC是逻辑阵列块BLK的内部子模块，如图2所示，逻辑串LC的主要组成模块有k(k≥2)个基本逻辑单元BLE(Basic Logic Element)和局部互连网络等。通过逻辑串LC内部的局部互连网络，可以实现LC电路的各BLE输入端口的复用。每个基本逻辑单元BLE均包括一个具有多个输入的查找表和一个触发器。查找表是由基于静态存储器(SRAM)构成的函数发生器组成的，用来快速实现组合逻辑；触发器用来实现时序逻辑。BLE的输出可以通过触发器寄存输出，也可以旁路直接输出。

所述互连网络连接于所述多个可编程逻辑阵列块BLK之间，以支持所述多个可编程逻辑阵列块BLK之间的通信。

所述时钟管理模块DCM用于提供IP核的工作时钟，并控制其与外部时钟输入信号clk_soc的相位关系以及输入输出端口的接口时序。

用户输入输出端口由端口寄存器IO_REG组成，可编程逻辑阵列IP核的输入和输出信号通过端口寄存器寄存，输入输出端口之间分别具有相同的参数特性，每个端口寄存器IO_REG包含一对端口寄存器：一个输入端口寄存器和一个输出端口寄存器，所有的用户输出端口使用相同的驱动能力，所有的用户输入端口具有相同的建立时间，上述结构的IP核各相同类型的用户端口具有相同的时序路径和时序参数，因此提取IP核在系统集成时所需要的接口时序模型，该模型可用于系统集成中逻辑综合、时序分析等设计流程当中，并顺利完成IP核在PSOC系统集成开发工作。

配置接口用于下载可编程逻辑阵列IP核的配置码，实现对该IP核的电路功能编程配置，该配置码由IP核对应的配置软件系统根据用户想要实现的电路功能生成。

所述可编程逻辑阵列块、互连网络、时钟管理模块DCM以及输入输出端口等IP核内部逻辑模块均包括不等数量的静态存储器(SRAM)，通过将相应的配置码写入静态存储器(SRAM)来实现所述逻辑模块所要实现的电路功能。

基于所述配置软件生成的配置码，对所述的内部包含可编程逻辑阵列块BLK、互连网络、时钟管理模块DCM、输入输出端口等逻辑资源的可编程逻辑阵列IP核进行配码编程，最终实现用户需要的电路功能。

本发明所提出的可编程逻辑阵列IP核集成到SOC系统中的应用方案设计如图3所示，基于集成IP核的PSOC架构，由ASIC_CORE电路和可编程逻辑阵列IP核两部分组成。ASIC_CORE电路输出给可编程逻辑阵列IP核的所有数据信号定义为data_in，可编程逻辑阵列IP核输出给ASIC_CORE的所有信号定义为data_out，data_in和data_out信号为ASIC_CORE电路和可编程逻辑阵列IP核之间的数据传输信号。图3中，PSOC包括ASIC_CORE和可编程逻辑阵列IP核等内部模块。其中，clk_soc为PSOC的ASIC_CORE提供给可编程逻辑阵列IP核的时钟信号，data_in为输入给可编程逻辑阵列IP核的信号，data_out为可编程逻辑阵列IP核的输出信号。IP核内部模块DCM采用clk_soc作为输入时钟，DCM可实现输入时钟的分频、倍频或相移时钟功能并输出IP核工作时所需要的时钟。可编程逻辑阵列IP核的输入时钟clk_soc和端口信号data_out和data_in具有时序相位约束关系：用户输入端口的时序如图4所示，输入信号data_in相对时钟clk_soc具有相同的建立时间，用户输出端口的时序如图5所示，输出信号data_out相对时钟clk_soc具有固定的时延参数clko和相似的信号驱动能力。用户输入端口、输出端口的时序参数可以根据需要通过可编程逻辑阵列IP核内部时钟管理模块以及配置软件系统进行调整。

上述SOC系统集成设计流程中，可编程逻辑阵列IP核提供功能模型、时序模型、物理模型等，用于完成PSOC系统集成。可编程逻辑阵列IP核的功能模型用于SOC的顶层仿真，验证芯片的功能。功能模型包含完整详细的功能描述，而且有准确的时序信息，主要由基于可编程逻辑阵列IP核结构的电路网表生成，并反标了设计的标准延时格式时序信息。可编程逻辑阵列IP核的时序模型用于系统集成时综合、静态时序仿真以及时序驱动的布局布线等。主要根据图4和图5的接口时序，提取不同工艺条件下IP核的时序分析模型。可编程逻辑阵列IP核的物理模型，用于物理综合及PSOC系统芯片的布图，包含IP核的大小、管脚的名称位置、各个布线层上阻挡层的大小形状以及电源网络等。该模型为基于最终物理实现得到的准确物理参数信息，供IP核用户在PSOC系统级物理设计中使用。

完成可编程逻辑阵列IP核在PSOC系统中的集成后，通过IP核的软件系统对PSOC系统中可编程逻辑阵列IP核进行编程，该IP核属于基于SRAM型结构类型可编程器件，例如通过编程配置BLE查找表中SRAM存储单元逻辑值，查找表可实现一个函数发生器的电路功能，可以把IP核配置为用户需要的电路功能，该用户电路为用户所需要实现的组合或时序逻辑电路。在可编程逻辑阵列IP核内部实现的电路功能采用以下步骤完成：

步骤1，在集成可编程逻辑阵列IP核的应用系统中，将IP核要实现的功能采用硬件描述语言进行描述，并将用户需要的电路功能的输入输出接口信号均描述为寄存器寄存的形式，用户电路的描述通常以verilog HDL(Hardware Discription Language)、电路网表等形式体现。

步骤2，可编程逻辑阵列IP核具有相对应的配置软件系统，将以硬件描述语言形式进行描述的用户需要的电路功能，通过该软件系统完成用户电路的逻辑综合、布局布线等流程；同时，该配置软件系统将用户需要的电路的端口寄存器映射到图1所示的可编程逻辑阵列IP核的端口寄存器IO_REG上。配置软件系统生成该用户需要的电路所对应的配置码流文件。

步骤3，将所述配置码流文件通过可编程逻辑阵列IP核配置接口下载入可编程逻辑阵列IP核，至此完成用户电路功能在可编程逻辑阵列IP核的实现。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种可编程逻辑阵列IP核，其特征在于，所述可编程逻辑阵列IP核包括多个可编程逻辑阵列块BLK、互连网络、时钟管理模块DCM、用户输入输出端口以及配置接口，其中，

所述可编程逻辑阵列块BLK用于独自或通过所述互连网络实现逻辑功能；

所述互连网络连接于所述多个可编程逻辑阵列块BLK之间，以支持所述多个可编程逻辑阵列块BLK之间的通信；

所述时钟管理模块DCM用于提供所述可编程逻辑阵列IP核的工作时钟，并控制其与外部时钟输入信号的相位关系以及输入输出端口的接口时序；

所述配置接口用于下载所述可编程逻辑阵列IP核的配置码，实现对所述可编程逻辑阵列IP核的电路功能编程配置。

2.根据权利要求1所述的IP核，其特征在于，所述可编程逻辑阵列块BLK的数量为m×n，其中，m，n≥2，通过所述可编程逻辑阵列块BLK的数量按需形成所述可编程逻辑阵列IP核的逻辑规模。

3.根据权利要求1所述的IP核，其特征在于，所述可编程逻辑阵列块BLK内部之间具有相似的结构特性。

4.根据权利要求1所述的IP核，其特征在于，所述可编程逻辑阵列块BLK进一步包括：逻辑串LC、水平方向连线盒CB、垂直方向连线盒CB以及开关盒SW。

5.根据权利要求4所述的IP核，其特征在于，所述逻辑串LC进一步包括k个基本逻辑单元BLE和局部互连网络，其中，k≥2。

6.根据权利要求5所述的IP核，其特征在于，所述基本逻辑单元BLE进一步包括一个具有多个输入的查找表和一个触发器。

7.根据权利要求1所述的IP核，其特征在于，所述用户输入输出端口由端口寄存器组成，所述可编程逻辑阵列IP核的输入和输出信号通过端口寄存器寄存。

8.根据权利要求1所述的IP核，其特征在于，所有用户输入端口之间具有相同的参数特性、时序路径和时序参数，所有用户输出端口之间也具有相同的参数特性、时序路径和时序参数，所有用户输出端口具有相同的驱动能力。

9.根据权利要求7所述的IP核，其特征在于，通过所述可编程逻辑阵列IP核的配置软件，对所述可编程逻辑阵列IP核进行配码编程，最终实现用户需要的电路功能。

10.一种基于如权利要求1所述的IP核的系统集成方法，其特征在于，该方法包括以下步骤：

步骤1，将IP核要实现的功能采用硬件描述语言进行描述，并将用户需要的电路功能的输入输出接口信号描述为寄存器寄存的形式；

步骤2，利用与所述可编程逻辑阵列IP核相应的配置软件系统，将以硬件描述语言进行描述的用户需要的电路功能进行逻辑综合和布局布线；同时，该配置软件系统将用户需要的电路的端口寄存器映射到所述可编程逻辑阵列IP核的端口寄存器；并生成该用户需要的电路所对应的配置码流文件。

步骤3，将所述配置码流文件通过所述可编程逻辑阵列IP核的配置接口下载入所述可编程逻辑阵列IP核，至此完成用户需要的电路功能在可编程逻辑阵列IP核上的实现。

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