CN103155414B - 硬化的可编程器件 - Google Patents

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Abstract

硬化可编程逻辑器件被提供有可编程电路。可编程电路可以被硬连接以实现定制逻辑电路。通用制造掩模可以被用来形成可编程电路，并且可以被用在硬化可编程逻辑器件的产品系列的生产中，硬化可编程逻辑器件中的每一个可以实现不同的定制逻辑电路。定制制造掩模可以被用来硬连接可编程电路，以实现专用的定制逻辑电路。可编程电路可以被硬连接，从而使得实现定制逻辑电路的硬化可编程逻辑器件的信号时序特性可以匹配使用配置数据实现相同定制逻辑电路的可编程逻辑器件的信号时序特性。

Description

硬化的可编程器件
本申请要求2010年8月6日提交的美国专利申请12/852，422的优先权和利益。
技术领域
本发明涉及集成电路，诸如带有掩模编程层的集成电路。
背景技术
可编程逻辑器件是众所周知的。可编程逻辑器件可由用户编程以实现所需的定制逻辑功能。在典型的场景中，逻辑设计者使用计算机辅助设计（CAD）工具设计定制逻辑电路。当设计过程完成时，这些工具生成配置数据。该配置数据被装载到可编程逻辑器件存储元件内，用于配置这些器件以执行定制逻辑电路的功能。具体地，该配置数据配置这些可编程逻辑器件中的可编程互连、可编程布线电路和可编程逻辑电路。
结构化专用集成电路（有时被称作结构化ASIC或掩模编程/掩模可编程集成电路）是另一类公知的集成电路。相比于电可编程集成电路，结构化ASIC表现出单位成本和功耗的减少。与电可编程逻辑器件不同，一旦结构化ASIC被生产，结构化ASIC则被锁定为特定的定制逻辑设计，并且不能被重新配置以实现另一定制逻辑设计。使用标准逻辑层以及定制布线互连掩模层来生产这些结构化ASIC。对于结构化ASIC能够实现的所有潜在的定制逻辑设计来说，标准逻辑层是共有的。然而，对于每一个定制逻辑设计来说，需要独特的定制布线互连层。
因为在可编程逻辑器件和结构化ASIC之间存在差异，所以当使用结构化ASIC实现给定用户设计时，该给定用户设计可以具有与使用可编程逻辑器件所实现的用户设计不相同的操作特性。因此，期望提供一种能够实现给定用户设计的器件，该给定用户设计的操作特性与可编程逻辑器件中实现的用户设计的操作特性类似或者完全相同。
发明内容
可编程器件可以包含被硬连接以实现定制逻辑电路的可编程电路。这些器件包含电可编程电路，该电可编程电路已经被硬连接到特定配置内（例如，用于特定的定制逻辑电路的配置），在本文中，这些器件可以被称作硬化器件、硬化可编程器件和硬化可编程逻辑器件。举例来说，这些器件可以包含：带有输出的配置存储元件，在定制的逻辑电路中，根据需要，这些配置存储元件被硬连接到电源线以供给适当的输出；带有栅极端的可编程传输晶体管，在定制逻辑电路中，根据需要，这些可编程传输晶体管被硬连接到电源线用于导通或断开晶体管；带有控制输入的复用器，在定制逻辑电路中，根据需要，这些复用器被硬连接以永久地将特定的输入传送/路由到输出节点，或者该复用器包含将复用器的输入连接到输入节点的旁路路径；输入输出电路，在定制逻辑电路中，根据需要，该输入输出电路被硬连接到两个不同的输入输出电路块中的特定一个；电平转换电路，在定制的逻辑电路中，根据需要，该电平转换电路被选择性地导通或者断开以及旁路/绕过。
定制的和通用的光刻制造掩模可以用在硬化可编程逻辑器件的产品系列中的硬化可编程逻辑器件的生产中。通用制造掩模也可以用在可编程逻辑器件的产品系列中的可编程逻辑器件的生产中。举例来说，通用制造掩模可以用于形成可编程电路。举例来说，定制制造掩模可以用于硬连接可编程电路以实现特定的定制逻辑设计。
通过优选实施例的附图和下面的详细描述，本发明的进一步的特征、其本质和各种优点将变得更加明显。
附图说明
图1是传统的可编程逻辑器件的图示。
图2是传统可编程逻辑器件和在配置阶段期间将配置数据提供到可编程逻辑器件的外部配置存储器的图示。
图3是传统的结构化专用集成电路器件的图示。
图4是根据本发明实施例的诸如硬化可编程逻辑器件的示例性硬化集成电路的图示。
图5是图1中所示类型的可编程逻辑器件中的传统配置存储器单元的图示。
图6是根据本发明实施例的示例性配置存储器单元的图示，该配置存储器单元已经被硬化并且可以被包含在图4中所示类型的硬化可编程逻辑器件中。
图7是图1中所示类型的可编程逻辑器件中传统的配置存储器单元、传输栅极和电路的图示。
图8是根据本发明实施例可以被包含在图4中所示类型的硬化可编程逻辑器件中的诸如配置存储器单元、传输栅极和一对电路的示例性电路图。
图9是图1中所示类型的可编程逻辑器件中的传统布线复用器的图示。
图10是根据本发明的实施例的示例性复用器的图示，该复用器可以被硬化以将所选输入路由到输出路径并且该复用器可以被包含在图4中所示类型的硬化可编程逻辑器件中。
图11是根据本发明的实施例的示例性复用器的图示，该复用器可以被硬化以将所选输入路由到输出，其中在所选输入和输出之间未装载路径的路径可以被禁能，并且该复用器可以被包含在图4中所示类型的硬化可编程逻辑器件中。
图12是根据本发明实施例的示例性复用器的图示，该复用器可以被硬化以将所选输入路由到输出，其中未处于所选输入和输出之间的路径可以被禁能，并且该复用器可以被包含在图4中所示类型的硬化可编程逻辑器件中。
图13是根据本发明的实施例的示例性复用器的图示，该复用器可以被硬化以将所选输入路由到输出，其中在所选输入和输出之间的一些或全部路径可以被旁路，并且该复用器可以被包含在图4中所示类型的硬化可编程逻辑器件中。
图14是图1中所示类型的可编程逻辑器件中的传统可编程输入输出电路的图示。
图15是根据本发明实施例可以被包含在图4中所示类型的硬化可编程逻辑器件中的示例性输入输出电路的图示。
图16是根据本发明实施例可以被包含在图4中所示类型的硬化可编程逻辑器件中的示例性电平转换电路的图示。
图17是根据本发明实施例示出计算机辅助设计工具：如何可以被用来基于用户输入创建逻辑设计；如何可以被用来创建用于配置可编程逻辑器件的可选配置数据；以及如何可以被用来创建用于生产硬化可编程逻辑器件的掩模组信息的图示。
图18是根据本发明实施例涉及从用户的逻辑设计生产硬化可编程逻辑器件（诸如图4中所示类型的硬化可编程逻辑器件）的示例性步骤流程图。
图19是根据本发明实施例的示例性硬化可编程逻辑器件的横截面侧视图。
图20是根据本发明实施例的硬化可编程逻辑器件（诸如图4中所示类型的硬化可编程逻辑器件）的示例性操作阶段的图示。
具体实施方式
本发明涉及硬化可编程逻辑器件，其在本文中可以被称作硬化可编程逻辑器件集成电路。硬化可编程逻辑器件可以包含可编程逻辑、可编程互连和被硬连接到给定定制逻辑设计的可编程布线电路。
传统可编程集成电路在图1中示出。器件1010包含输入输出电路1012，该输入输出电路1012用于经由输入输出引脚1014将信号驱动出器件1010并且用于经由输入输出引脚1014接收来自其它器件的信号。互连资源1016（诸如全局垂直的导线和总线、全局水平的导线和总线、本地垂直的导线和总线以及本地水平的导线和总线）用来将信号传送到器件1010上。互连资源1016包含固定互连（导线）和可编程互连（即，各固定互连之间的可编程连接）。可编程逻辑1018包含组合与时序逻辑电路。可编程逻辑1018由配置数据进行配置，用于执行定制逻辑功能。与互连资源1016关联的可编程互连可以被认为是可编程逻辑1018的一部分。
器件1010含有可编程存储元件1020。该存储元件1020使用引脚1014和输入输出电路1012装载配置数据。一旦每个存储元件被装载，则每个存储元件都提供对应的静态控制输出信号，该输出信号用于控制可编程逻辑1018中的关联逻辑部件的状态。存储元件输出信号通常被施加到金属氧化物半导体（MOS）晶体管的栅极。在诸如复用器和逻辑阵列块（LAB）的可编程部件中，这些晶体管包含n沟道金属氧化物半导体（NMOS）传输晶体管。
传统可编程集成电路的系统环境在图2中示出。如图2中所示，器件1010从配置存储器1022接收配置数据。当器件1010启动时，用于配置集成电路1010的配置数据从器件1022供给到集成电路1010，如路径1024所示意示出的。供给到集成电路1010的配置数据被存储在电路1010中的可编程存储元件1020中。因为电路1010要求外部电路1022提供配置数据，所以增加了系统利用可编程集成电路的成本和复杂性。
传统的结构化专用集成电路（ASIC）器件在图3中示出。结构化ASIC器件1030包含输入输出电路，该输入输出电路用于经由输入输出引脚1032将信号驱动出器件1030并且接收来自其它器件的信号。定制互连资源1034传送器件1010上的信号。定制逻辑1036包含组合与时序逻辑电路。定制逻辑1036由定制掩模组定制，用于执行特定的用户设计内的定制逻辑功能。
不同于图1的可编程逻辑器件1010的互连资源1016和可编程逻辑1018，结构化ASIC器件1030的互连资源1034和定制逻辑1036不可编程且不可基于定制逻辑电路设计定制。一旦针对特定用户设计的结构化ASIC器件1030已经被生产，其不能被用于实现不同的用户设计，这不同于可被重新配置以实现多种不同用户设计的可编程逻辑器件1010。
诸如硬化可编程集成电路10的示例性硬化可编程集成电路在图4中示出。硬化可编程逻辑器件10可以部分地由通用层形成（例如，通用的可编程电路、可编程互连、可编程布线电路等），并且部分地由专用设计层形成（例如，专用于单个定制逻辑设计的定制层）。器件10可以包含可编程电路和硬化电路（例如，掩模配置的定制电路）。通过此类布置，在一系列硬化可编程集成电路中的所有硬化可编程集成电路和一系列可编程集成电路中的可编程集成电路的制作中，可以使用通用制造掩模（即，光刻掩模）的共用组，从而降低生产花费。为了生产实现特定定制逻辑设计的硬化可编程逻辑器件，在硬化可编程逻辑器件的生产中，还可以使用与定制逻辑设计关联的一个或更多个定制制造掩模。
器件10可以具有输入输出电路12，该输入输出电路12用于经由输入输出引脚14将信号驱动出器件10并且用于经由输入输出引脚14接收来自其它器件的信号。互连资源16（诸如全局垂直的导线和总线、全局水平的导线和总线、本地垂直的导线和总线以及本地水平的导线和总线）可以被用来传送器件10上的信号。互连资源16可以包含固定互连（导线）、硬化可编程互连（例如，各互连之间的硬连接和/或被旁路的可编程连接）以及可编程互连（即，使用配置控制信号可编程的各互连之间的可编程连接）。硬化可编程逻辑18可以包含组合时序逻辑电路。硬化可编程逻辑18可以被配置用于执行定制逻辑功能（例如，可以由一个或更多个定制掩模层、由配置控制信号或者由一个或更多个定制掩模层和配置控制信号的组合来配置逻辑18）。与互连资源关联的可编程互连和硬化可编程互连可以被认为是硬化可编程逻辑18的一部分。
器件10可以含有硬化可编程存储元件20。存储元件20可以提供静态控制输出信号，该静态控制输出信号控制硬化可编程逻辑18中关联的逻辑部件的状态。给定器件10中的静态控制信号由特定的定制逻辑设计来确定，该特定的定制逻辑设计是通过生产器件10来实现。静态控制信号可以被施加到金属氧化物半导体（MOS）晶体管的栅极。在诸如复用器和逻辑阵列块（LAB）的可编程部件中，这些晶体管可以包含n沟道金属氧化物半导体（NMOS）传输晶体管。
典型的存储元件20由若干晶体管形成，这些晶体管被配置以形成交叉耦合的反相器。在硬化可编程逻辑器件集成电路的情况下，存储元件有时被称为配置随机存取存储器（CRAM）单元。有时被用来指代存储元件20的其它术语包含诸如存储单元、静态随机存取存储元件或单元、RAM单元、RAM元件、CRAM单元、配置元件、易失性存储器元件、配置位等的术语。在典型的现代可编程逻辑器件中，每个芯片上可以有数百万的存储元件20。
当存储元件将高输出供给到NMOS传输晶体管时，晶体管被导通并从其输入向其输出传输逻辑信号。当存储元件输出为低时，传输晶体管被断开并且不传输逻辑信号。能够以此方式配置传输晶体管使可编程逻辑器件的逻辑被编程，以实现期望的逻辑设计。
可以使用任何合适的架构规划器件10的电路。举例来说，硬化可编程逻辑器件10的逻辑可以以较大的硬化可编程逻辑区域（和可编程逻辑区域）的一系列行和列的形式被规划，较大的硬化可编程逻辑区域中的每一个包含多个较小的逻辑区域。器件10的逻辑资源可以由互连资源16（诸如，关联的垂直导体和水平导体）互连。这些导体可以包含：大体上跨越全部器件10的全局导线；跨越部分器件10的诸如半线或四分之一线的部分线；特定长度（例如，足以互连几个逻辑区域）的交错线；较小的本地线或任何其它合适的互连资源布置。如果需要，器件10的逻辑可以以更多层级或更多层布置，在这些层级或层中，多个大区域被互连以形成更大的逻辑部分。其它器件布置还可以使用不以行和列布置的逻辑。
图5示出图1中所示类型的可编程逻辑器件1010中的传统配置存储元件1020。如图5中所示，配置存储元件1020包含两个交叉耦合的反相器1040和1042。每一个反相器被连接到正电源端1044和接地电源端1046。反相器1042的输入被连接到互补数据节点ND，并且反相器1042具有被连接到真正的数据节点D的输出。反相器1040具有被连接到节点D的输入和被连接到节点ND的输出。地址晶体管1048由地址线1050上的地址信号ADD控制。数据线1052经由地址晶体管1048被连接到节点ND。数据线1052被用来将数据装载到存储元件1020配置操作。
在配置操作期间，地址信号ADD生效。其导通地址晶体管1048。在配置操作中，来自线1052的互补数据（NDATA）被驱动到节点ND上。如果逻辑1被驱动到节点ND上，存储元件1020将被装载逻辑0并且数据节点D将为低（在VSS）。如果逻辑0被驱动到节点ND上，存储元件1020将被装载逻辑1并且数据节点D将为高（在VCC）。传统配置存储元件有时包含被连接在元件的数据节点中的一个数据节点和清除线之间的清除晶体管。该清除晶体管被用来在配置操作之前从元件擦除数据。
示例性的硬化配置存储元件20的电路在图6中示出。图6的示例使用单个地址线和单个数据线，并且使用由一对交叉耦合的反相器22和24形成的双稳态元件。这仅仅是示例性的。通常，可以使用任何合适的架构形成存储元件20。图6的布置的使用作为示例示出。举例来说，可以使用一个或多于一个通用制造掩模（即，在可编程逻辑器件和实现多种定制逻辑设计的硬化可编程逻辑器件的制造中所用的光刻掩模）来形成诸如地址线32、数据线34、晶体管30、反相器22和24以及单元20的其它部件的结构（例如，如果需要，可以使用通用制造掩模形成图6中以实线而不是以虚线示出的部件)。可以使用一个或多个定制制造掩模来形成图6中的结构（例如，可以使用定制制造掩模形成以虚线而不是以实线示出的部件)。
如图6中所示，存储元件20可以含有两个交叉耦合的反相器22和反相器24，每一个反相器可以包含在正电源端26和接地电源端28之间被串联连接的p沟道金属氧化物半导体晶体管和n沟道金属氧化物半导体晶体管。反相器24的输入被连接到互补数据节点ND，并且该反相器24具有被连接到真正的数据节点D的输出。反相器22具有被连接到节点D的输入和被连接到节点ND的输出。地址晶体管30由地址线32上的地址信号ADD控制。数据线34经由地址晶体管30连接到节点ND。在写入操作期间，数据线34可以被用来将数据装载入存储元件20；在数据读取操作期间，数据线34可以被用来将来自存储元件20的数据输送到关联的读取电路。
当存储元件20实现为可编程存储元件时，可以使用一个或更多个通用制造掩模（即，在可编程逻辑器件的生产中所使用的光刻掩模）来将正电源端26连接到正电源节点VCC（例如，通过闭合虚线电路38），以及将节点D连接到输出路径36（例如，通过闭合虚线电路40）。通过这种类型的布置，存储元件20可以被装载配置数据。
在读取和写入操作期间，地址信号ADD生效。这导通地址晶体管30。在数据写入操作中，来自线34的互补数据（NDATA）被驱动到节点ND上。如果逻辑1被驱动到节点ND上，存储元件20将被装载逻辑0并且数据节点D将为低（在VSS处）。如果逻辑0被驱动到节点ND上，存储元件20将被装载逻辑1并且数据节点D将为高（在VCC处）。一旦存储元件20被装载配置数据位，该存储元件20可以使用输出路径36输出相应高或低的静态控制信号。
当存储元件20实现为硬化存储元件时，可以使用一个或更多个定制制造掩模（例如，光刻制造掩模，其中的每一个都专用于特定的用户设计）来配置存储元件20。当存储元件20被实现为硬化器件10中的硬化元件20时，如果需要，反相器22和反相器24可以被断开（例如，通过使用定制掩模编程的硬连接路径将虚线电路42闭合，从而将正电源端26连接到接地电源节点VSS，以永久性地将存储元件20断电（depower）；或者通过维持电路38和42打开）。这种类型的布置可以降低器件10的功率消耗。
每一个硬化可编程逻辑器件可以实现单个用户设计。每一个用户设计可以指定哪个存储元件20需要输出高静态控制信号，以及哪个存储元件20需要输出低静态控制信号。对于需要输出高静态控制信号的存储元件20，一个或更多个定制制造掩模可以被用来将输出路径36连接到正电源节点VCC（例如，通过闭合虚线路径44，从而配置存储元件20以输出高静态控制信号）。对于需要输出低静态控制信号的存储元件20，一个或更多个定制制造掩模可以被用来将输出路径36连接到接地电源节点VSS（例如，通过闭合虚线路径46，从而配置存储元件20以输出低静态控制信号)。
通过图6中所描述的布置，相对于非硬化的可编程逻辑器件，存储元件20的功率消耗可以被降低，并且存储元件36的输出可以抵抗软错误翻转事件。如果需要，硬化可编程器件10中的一些存储元件20可以被硬化（例如，在器件10的一些元件20中，路径42可以被闭合以将正电源端26连接到接地电源端VSS，并且路径44和路径46中的一个可以被闭合），并且器件10中的一些存储元件20可以是可编程的（例如，在器件10的一些元件20中，路径38和40可以被闭合）。这种类型的布置可以为器件10提供部分可编程性（例如，器件10可以能够实现多个用户设计，这些设计可以有些关联并且具有在设计之间不改变的共有的编程电路）。
诸如元件20的存储元件可以在集成电路10上以阵列布置。在典型的布置中，在给定的集成电路10上有数千或数百万个元件20。阵列中的存储元件20形成行和列。地址线32和数据线34可以与阵列中不同行和不同列的元件关联，并且地址线32和数据线34可以被用来控制元件的读取和写入操作（例如，用于控制可编程的存储元件20的读取和写入操作）。
如果需要，存储元件20可以实现差异的数据读取方案，并且可以实现差异的数据写入方案。在差异的数据写入方案和差异的数据读取方案中，每个存储元件20可以包含一对地址晶体管，诸如，由一条或多条地址线32上的地址信号控制的地址晶体管30和31。地址晶体管30可以被连接在互补数据节点ND和互补数据线34（NDATA）之间，并且地址晶体管31可以被连接在数据节点D和数据线35（DATA）之间。如果需要，存储元件20可以包含被连接在数据节点和清除线之间的一个或多个清除晶体管。这些清除晶体管可以被用来在配置操作之前擦除来自元件20的数据。
如果需要，除了数据输出36（OUTPUT）以外，或者是代替数据输出36（OUTPUT），存储元件20可以包含互补数据输出37（OUTPUTN）。在需要具有作为数据输出37的互补（即，逻辑相反）的互补数据输出37的布置中，举例来说，当路径40被闭合时，路径41可以被闭合（例如，当路径38被闭合并且路径42、44、45、46和47被打开时），当路径44被闭合，路径45可以被闭合（例如，当路径42被闭合并且路径38、40、41、46和47被打开时)，并且当路径46被闭合时，路径47可以被闭合（例如，当路径42被闭合并且路径38、40、41、44和45被打开时）。如果需要，存储元件20可以被配置，使得数据输出37独立于数据输出36（例如，使得只有路径41和路径40中的一条被闭合，当路径47被闭合的同时，路径44被闭合，当路径45被闭合的同时，路径46被闭合，等等）。
如图7中所示，一旦传统的存储元件1020被装载配置数据位，该存储元件1020使用路径1056将相应高或低的静态控制信号供给到关联的可编程逻辑晶体管1054。如果晶体管1054的栅极G的D值是低，则晶体管1054将被断开。在这种情况下，晶体管1054的源极S和漏极D将被彼此隔离，并且将没有信号从电路1058传输到电路1060。如果晶体管1054的栅极G的D值是高，晶体管1054将导通，使到彼此的路径1062短路。这使信号经由路径1062和晶体管1054从电路1058传输到电路1060。
如图8中所示，存储元件20可以用于选择性地隔离电路50和52以及将电路50和52连接在一起。举例来说，一个或更多个通用制造掩模可以被用来形成诸如地址线32、数据线34、晶体管30、反相器22和24、电路52和50、晶体管48和图8中所示其它部件的结构（例如，如果需要，可以使用通用制造掩模形成图8中的以实线而不是以虚线示出的部件）。一个或更多个定制制造掩模可被用来形成图8中的结构（例如，以虚线而不是以实线示出的部件可以使用定制制造掩模形成)。
当存储元件20被实现为可编程存储元件时（例如，当路径38、40和54被闭合时），存储元件20的输出跨越路径36和40被提供到晶体管48的栅极G。如果晶体管48的栅极G上的D值为低，晶体管48将被断开。在这种情况下，晶体管48的源极S和漏极D将被彼此隔离，并且将没有信号从电路50传输到电路52。如果晶体管48的栅极G上的D值为高，晶体管48将导通，使电路50和电路52到彼此的路径54短路。这允许来自电路50的信号经由路径54和晶体管48传输到电路52。
当存储元件20被实现为硬化存储元件时（例如，当路径42被闭合时），晶体管48可以用于打开和闭合电路50和52之间的路径，旁路路径56可以用于打开和闭合电路50和52之间的路径，并且如果电路50和52不是激活的，则电路50和52可以被断开（在器件10的操作期间）。
当器件10是硬化器件时，可能期望以如下方式保持某些信号路径，即，相对于在可编程器件上实现相同电路设计的布置，在硬化器件10上实现该电路设计不会影响信号时序。通过这种类型的布置，通过闭合路径44和路径46中的一个（例如，以便根据需要导通或断开晶体管48），通过闭合路径54，并且通过维持旁路路径56打开，电路50和电路52之间的信号时序可以被保持。在这种配置中，从电路50传输到电路52的信号仍穿过晶体管48（正如在可编程器件中实现电路设计一样），并且电路50和52之间的信号时序被保持。当需要测试使用可编程逻辑器件的给定电路设计，然后随着可编程逻辑器件的实现，生产保持相同的信号时序特性的硬化器件10时，这种类型的布置是有利的。
如果器件10是硬化器件并且电路50和52之间的信号路径不是时序关键的（例如，电路50和电路52之间的路径的时序约束是相对松散的)，可以使用一个或更多个定制制造掩模形成旁路路径56。在此配置中，路径42可以被闭合并且路径40、44、46和54可以被维持打开（如示例所示）。
在电路50为激活的用户设计中，定制掩模可以形成路径56，用于为电路50供电。在电路50为非激活的用户设计中，定制掩模可以形成路径58，用于断开电路50。类似地，定制掩模可以形成路径60或路径62，用于选择性地导通或断开电路52。
在存储元件包含互补数据输出37（如结合图6所述）的布置中，除了使用元件20的数据输出36以外，或者是代替使用元件20的数据输出36，器件10可以包含传输晶体管和可使用元件20的互补数据输出37编程的其它可编程元件。
图9示出图1中所示类型的可编程逻辑器件1010中的传统布线复用器1064。如图9中所示，复用器1064包含九条输入线（IN（1）到IN（9））和由配置存储元件1020控制的多个晶体管。基于配置存储元件1020中存储的逻辑值，复用器1064选择性地将单个输入线连接到节点1064。电平恢复和反相器电路1066（包含反相器1068和晶体管1070）可以反转节点1064上的信号，并且依据所选输入线路上输送的逻辑值输出逻辑高信号（VCC）或逻辑低信号（VSS）。
如图10中所示，硬化可编程器件10可以包含诸如复用器64的复用器。复用器64可以包含电平恢复和反相器电路100以及晶体管，这些晶体管可以由一个或更多个通用制造掩模形成（例如，在生产实现多种用户设计的可编程器件和硬化可编程器件中可以使用的制造掩模）。一般来说，器件10中的复用器（诸如复用器64）可以具有任何数量的输入线。
复用器64可以被硬连接，以将特定输入连接到节点66。在图10的示例中，信号从输入端IN（1），经过晶体管66和68，经过节点66，并且经过反相器68传送到输出70。举一个例子来说，复用器64的晶体管可以具有被直接连接到正电源端VCC（即，图10中的“1”）或者被直接连接到接地电源端VSS（即，图1中的“0”）的栅极端，因此复用器64可以被硬连接以将所选输入端路由/传送到输出70。
如果需要，不在所选信号输入和复用器64输出之间的路径（例如，激活的信号路径）中的一些或全部晶体管可以被断开连接。当期望在被实现在可编程逻辑器件上的用户设计和被实现在硬化可编程逻辑器件10上的相同用户设计之间保持信号时序特性时，在激活的信号路径上设置负载或以其它方式影响激活的信号路径的晶体管可以保持连接，同时其它晶体管可以被断开连接。例如，如图11中所示，当输入IN（1）被路由到节点66时，路径74和80可以被闭合并且路径72可以被打开（例如，定制制造掩模可以被用来闭合路径74和路径80，同时维持路径72打开）。通过这种类型的布置，在晶体管66和节点66上设置负载并且影响从输入IN（1）传输到节点66的信号的晶体管76可以保持连接到输入IN（1）与节点66之间的路径（例如，激活的信号路径）。
如图12的示例所示，如果需要断开连接不在所选信号输入和复用器64输出之间的路径中的所有晶体管，路径72、74和78可以被打开（例如，制造掩模可以被用来闭合路径80和路径82，同时维持路径72、74和78打开）。
通过其它合适的布置，所选信号输入和复用器64输出之间的路径（例如，激活的信号路径）中一个或多个晶体管可以被旁路。以图13所示举例，旁路路径84可以被闭合以旁路晶体管66（如果需要，路径80可以被打开以断开连接晶体管66），旁路路径86可以被闭合以旁路晶体管98（如果需要，路径82可以被打开以断开连接晶体管98），旁路路径88可以被闭合以旁路电平恢复和反相器电路100（如果需要，路径96和路径102可以被打开以断开连接电路100)，并且旁路路径94可以被闭合以将所选输入（图13示例中的IN（1））直接连接到输出70（如果需要，路径80、84、88和102可以被打开）。这些仅仅是示例性的示例。
当电平恢复和反相器电路100为激活时（例如，当电路100在所选输入和输出70之间的路径中时），路径90可以被闭合以将正电源电压VCC路由到反相器68和晶体管104。当电平恢复和反相器电路100为非激活时（例如，当旁路路径88或旁路路径94被闭合时，或者在由器件10实现的定制电路设计中，未使用复用器64时），路径92可以被闭合，以将接地电源电压VSS路由到晶体管104和反相器68，从而断开电平恢复和反相器电路100。可以使用定制制造掩模打开和闭合图13中的（一个或多个）旁路路径和（一个或多个）路径，该定制制造掩模对于专用定制逻辑电路（即，用户设计）是独特的。
举例来说，一个或更多个通用制造掩模可以被用来形成图10、11、12和13中诸如复用器64的一些布线、晶体管和反相器的结构（例如，如果需要，可以使用通用制造掩模形成以实线而不是以虚线所示的部件）。一个或更多个定制制造掩模可以被用来形成图10、11、12和13中的结构（例如，可以使用定制制造掩模形成以虚线而不是实线所示的部件）
图14示出传统的输入输出电路1012，该输入输出电路1012由图1的可编程逻辑器件1010使用以经由引脚1014接收来自外部电路的信号，并且经由引脚1014将信号传输到外部电路。因为可编程逻辑器件1010支持多种输入输出标准，可编程逻辑器件1010包含诸如输入输出块1（I/O块1）和输入输出块2（I/O块2）的多块输入输出电路，这些输入输出电路块支持不同的输入输出标准。可编程器件1010使用复用器1072，该复用器1072由配置存储元件1020控制，用于选择性地路由输入输出块1074和1076中的一个与路径1078（其又连接到器件1010中的其它部件）之间的信号。因为输入输出块1074和输入输出块1076都被供电，所以相对于未提供额外未使用的输入输出块的定制集成电路布置，可编程器件1010的功率消耗增加。
利用诸如图4的器件10的硬化可编程器件，未使用的输入输出块可以被禁能。如果需要，相对于可编程逻辑器件中实现的布置，信号时序特性可以被保持。
如图15中所示，器件10可以包含输入输出电路106，该输入输出电路106包含输入输出块108和输入输出块110，输入输出块108和110经过复用器112连接到节点114。输入输出电路106可以用于经由引脚14接收来自外部电路的信号并且经由引脚14将信号传输到外部电路。可以使用一个或更多个通用掩模（例如，还被用来生产实现其它用户设计的可编程逻辑器件或硬化可编程逻辑器件的掩模）和一个或更多个定制掩模来制造输入输出电路106。硬化可编程器件10可以实现输入输出块108和输入输出块110中的一个。可替换地，硬化可编程器件10可以不实现输入输出块108或输入输出块110中的任一个。通过这些类型的布置，定制掩模可以用于使能和禁能输入输出块。
举例来说，一个或更多个通用制造掩模可以被用来形成诸如图15中所示的输入输出块108和输入输出块110、引脚14、复用器112和其它部件的结构（例如，如果需要，可以使用通用制造掩模形成以实线而不是以虚线示出的图15中的部件）。一个或更多个定制制造掩模可以被用来形成图15中的结构（例如，可以使用定制制造掩模形成以虚线而不是以实线示出的部件）。
当需要保持被实现在可编程逻辑器件上的用户设计和被实现在硬化可编程逻辑器件10上的相同用户设计之间的信号时序特性时，设置负载或以其它方式影响激活信号路径的负载和晶体管可以保持连接，同时其它负载和晶体管可以被断开连接。举例来说，如果输入输出块108是激活的并且输入输出块110是未激活的，则路径116可以被闭合（使用定制制造掩模），从而断开块110中的电路118，引导复用器112在节点114和块108之间传送信号并且将正电源（VCC）提供到块108、复用器112以及块110中的负载121。
在其它布置中（例如，当允许改变信号时序特性时），未使用的电路和负载可以被禁能并且与激活的信号路径（例如，当块108是激活的时，经过引脚14和块108到复用器112的路径）断开连接。举例来说，路径120和123可以被闭合并且路径122可以保持打开，从而在连接并且使能块108的同时禁能并且断开连接块110。另举一个例子来说，在路径124被闭合的同时，路径123可以保持打开，从而将复用器112旁路（如果需要，路径126可以被闭合以切断到复用器112的电源）。
如图16中所示，器件10可以包含电平转换电路128，其将来自第一电压电平的信号转换为第二电压电平。举例来说，电平转换电路可以包含晶体管136A和136B（例如，p沟道晶体管）、晶体管138A和138B（例如，n沟道晶体管）、输入缓冲器以及反相器140和反相器142。
一个或更多个通用制造掩模可以被用来形成诸如图16中所示的晶体管136A、136B、138A、138B、反相器140和142以及其它部件的结构（例如，如果需要，可以使用通用制造掩模形成图16中以实线而不是以虚线所示的部件）。一个或更多个定制制造掩模可以被用来形成图16中的结构（例如，可以使用定制制造掩模形成以虚线而不是以实线所示出的部件）。
通过一种合适的布置，如果在电平转换电路128的输入节点130上接收到电压电平VCC1处的逻辑高信号，则电路128的输出节点132输出电压电平VCC2处的逻辑高信号（并且互补输出节点134输出电压电平VSS处的逻辑低信号）。相反，如果在电路128的输入节点130上接收到电压电平VSS处的逻辑低信号，则电路128的输出节点132输出电压电平VSS处的逻辑低信号（并且互补输出节点134输出电压VCC2处的逻辑高信号）。
电平转换电路128可以使用一个或更多个通用掩模（例如，还被用来生产实现其它用户设计的可编程逻辑器件或硬化可编程逻辑器件的掩模）和一个或更多个定制掩模（例如，被用来生产实现特定用户设计的硬化可编程器件的掩模）制造。在硬化可编程器件10实现的专用定制逻辑设计中，电平转换电路128可以被使用（例如，VCC1可以不同于VCC2，并且/或者在互补节点134上可能需要节点130上的输入信号的反相形式）或者电平转换电路128可以不被使用（例如，VCC1可以等于VCC2，并且/或者没有信号可以通过电路128）。
当在硬化可编程器件10实现的专用用户设计中使用电平转换电路128时，定制掩模可以被用来闭合路径144。当路径144被闭合时，晶体管136A和136B可以被连接到承载电压VCC2的正电源线，输出节点132可以被连接在晶体管136A和138B之间，输入节点130可以被连接到反相器144，并且反相器140和142可以接收正电源电压VCC1，并且反相器140和142可以由正电源电压VCC1供电。当需要在可编程逻辑器件上实现的用户设计和硬化可编程器件10上实现的相同用户设计之间保持信号时序特性时，可以使用路径144被闭合的这种类型的布置（即使当VCC1等于VCC2时）。当VCC1等于VCC2并且要求节点130上的输入信号的反相形式时，也可以使用路径144被闭合的布置（例如，不论是否需要保持信号时序特性）。
在没有信号通过电平转换电路128的布置中，定制掩模可以被用来闭合路径146，同时保持路径144打开。
在信号通过电平转换电路128并且VCC1近似等于VCC2的布置中（例如，不需要电平转换），定制掩模可以被用来闭合旁路路径148、闭合路径146并维持路径144打开（例如，当允许改变信号时序特性时）。
诸如图17的工具150的计算机辅助设计工具可以被用来产生用于硬化可编程逻辑器件10的掩模组（例如，作为用于期望集成电路的半导体制造的光刻掩模组的规范）和可选的配置数据，该可选的配置数据用于带有非硬化配置存储元件的硬化可编程逻辑器件并且用于来自一组设计规范或其它适当输入的可编程逻辑器件。诸如工具150的工具还可被用来以其它适当格式生成输出。
设计过程通常开始于逻辑电路功能规范的制订。逻辑设计者可以使用设计入口工具152规定期望电路应该如何工作。设计入口工具152可以包含诸如设计入口辅助154和设计编辑器156的工具。设计入口辅助154帮助逻辑设计者从现有逻辑设计库中定位期望的设计，并且为逻辑设计者输入（指定）期望的设计提供计算机辅助的协助。举例来说，设计入口辅助154可以被用来为用户呈现屏幕选项。设计编辑器156可以被用来输入设计（例如，通过输入硬件描述语言代码的行数）并且可以被用来编辑从库中获得的设计（例如，使用设计入口辅助），或者可以协助用户选择和编辑适当的预封装代码/设计。
设计入口工具152可以被用来允许逻辑设计者使用任何合适的格式为逻辑系统150提供期望的逻辑设计。例如，设计入口工具152可以包含工具，这些工具允许逻辑设计者使用真值表输入逻辑设计。可以使用文本文件或时序图指定真值表并且可以从库中导入真值表。真值表逻辑设计入口可以被用于大型电路的一部分或整个电路。
另举一个例子来说，设计入口工具152可以包含原理图（schematic）捕捉工具。原理图捕捉工具可以允许逻辑设计者可视地构造来自组成部分的逻辑电路，这些组成部分诸如逻辑门和逻辑门组。利用原理图捕捉工具，预先存在的逻辑电路库可以被用来允许导入设计的期望部分。
如果需要，设计入口工具152可以允许逻辑设计者使用硬件描述语言为计算机辅助设计工具150提供逻辑设计，其中该硬件描述语言，诸如，Verilog硬件描述语言（HDL）或超高速集成电路硬件描述语言（VHDL）。逻辑设计者可以通过利用编辑器156写入硬件描述语言代码来输入逻辑设计。如果需要，可以从库里导入代码块。
在使用设计入口工具152已经输入设计之后，行为仿真工具158可以被用来仿真设计的功能性能。如果设计的功能性能是不完整或不正确的，那么逻辑设计者可以使用设计入口工具152对设计进行改变。新设计的功能操作可以在使用工具160执行合成操作之前，使用行为仿真工具158验证。如果需要，诸如工具158的仿真工具还可以被用在设计流程中的其它阶段（例如，在逻辑合成之后）。行为仿真工具158的输出可以以任何合适的格式（例如，真值表、时序图等）提供给逻辑设计者。
一旦已经确定逻辑设计的功能操作是符合要求的，逻辑合成和优化工具160可以被用来实现特定的可编程逻辑器件中（即，在特定的可编程逻辑器件产品或可编程逻辑器件产品系列的逻辑和互连资源中）的逻辑设计。逻辑合成和优化工具160可以被用来实现特定硬化可编程逻辑器件中（即，在特定的硬化可编程逻辑器件产品或产品系列的硬化逻辑和互连资源中）的逻辑设计。
通过适当选择可用硬件以实现逻辑设计中的不同的逻辑功能，工具160可以对设计进行优化。由于多个逻辑功能竞争有限的资源，所以一般进行折衷。
在使用工具160进行逻辑合成和优化之后，逻辑设计系统可以使用诸如放置和布线工具162的工具执行物理设计步骤（版图合成操作）。使用放置和布线工具162确定在硬化可编程逻辑器件（和可编程逻辑器件）内如何放置用于每一个逻辑功能的电路。例如，如果两个计数器彼此相互作用，放置和布线工具162可以定位硬化可编程逻辑器件上的相邻逻辑区域中的这些计数器，以便最小化互连延迟。放置和布线工具162有序地创建并且有效实现用于给定硬化可编程逻辑器件的逻辑设计。
在已经使用放置和布线工具162生成硬化可编程逻辑器件中的期望逻辑设计的实现之后，该设计的实现可以使用诸如时序仿真工具164的仿真工具测试。例如，时序仿真工具可以预测延迟时间（例如，预测信号时序特性）该延迟时间与经过器件的某些信号路径关联。时序仿真工具可以被用来验证正在被测试的设计的特定实现不含有带有延迟的信号路径，该延迟在设计阶段期间利用的限制之外。例如，时序仿真工具可以被用来确保最慢的数据路径可以足够快，以使最小期望时钟速度和最小信号路径延迟约束符合要求。时序仿真工具还可以检查影响器件性能的用于潜在竞争条件或者其它条件的设计。
时序仿真工具164可以包含一个或更多个时序模型，诸如时序模型166和时序模型168。举例来说，时序模型166可以基于已经被硬化以保持信号时序特性的可编程逻辑器件和硬化可编程逻辑器件（例如，其已经被硬化以避免可编程逻辑器件的实现改变信号时序特性）。时序模型168可以基于硬化可编程逻辑器件，这些硬化可编程逻辑器件已经按照不可保持信号时序特性的方式（例如，其中，装载信号路径的电路已被禁能或断开连接，旁路路径被用来将信号路径短路等）被硬化。如果需要，时序仿真工具164可以包含多于两个时序模型。另举一个例子，时序模型166可以被用于在可编程逻辑器件上仿真信号时序，并且时序模型168可以被用来在诸如器件10的硬化可编程逻辑器件上仿真信号时序。
在使用工具164进行符合要求的测试之后，CAD工具150可以产生用于可编程逻辑器件172的可选配置数据170，并且可以生成用于制造包括逻辑设计的硬化集成电路的合适的输出数据（诸如用于定制光刻掩模组的规范）（例如，工具150可以生成掩模组174）。
可选配置数据170可以被用来配置诸如器件172的可编程器件，以便测试特定定制电路设计。在使用配置数据170对可编程器件172进行编程之后，可以使用可编程器件172施行测试和验证操作，以便验证配置数据170实施的定制电路设计的适当操作。可选反馈信息176可以由工具150的用户和工具150使用，以便修改并改进工具150产生的定制电路设计的实现（例如，根据需要，重新运行工具152、158、工具160、工具162和/或工具164）。
掩模组信息174（例如，用于制造包括逻辑设计的硬化集成电路的一个或更多个光刻掩模组的规范）可以由工具150产生。掩模组信息（例如，与特定定制逻辑设计关联的定制制造掩模规范）以及通用掩模信息（例如，与硬化可编程逻辑器件关联的通用制造掩模，其中硬化可编程逻辑器件可以最终实现各种不同的定制逻辑设计）可以由制造装置178使用。最初，通用掩模（即，用于扩散层和接触层的掩模、下层金属层以及下层通孔层）可以被用来形成部分已完成集成电路。这些部分已完成器件在存储中可以以晶片形式保持（例如，以便在接收命令时完成，等）。如线179所示，当期望形成已完成器件时，部分已完成器件（即，器件的介电叠层已经被制造仅仅达到诸如M6和M7或其它金属层的中间层的器件）可以被返回到制造装置178。
两种类型的已完成器件可以被形成：电可编程器件类型，其可以通过装载来自配置集成电路的配置数据而被定制；掩模编程器件类型，其可以通过使用掩模层而被定制，该掩模层限定定制硬连接链路（器件10）的期望图案。线181示出：通过制造电可编程集成电路的剩余层，制造装置178如何用来完成部分加工（finish）器件的生产。线183示出：通过制造硬化可编程集成电路的剩余层（掩模定制层），制造装置178如何用来完成部分加工器件的生产。因为使用相同掩模和相同制造步骤来制造部分加工器件，所以在生产设施处不必备货过量的库存，并且可以最小化周转时间。
经加工器件可以包含仅作为电可编程器件进行操作的器件（即，包含装载配置数据的可编程元件但不含定制掩模编程路径的器件）。经加工器件还可以包含仅作为定制掩模编程器件进行操作的器件（即，包含定制掩模编程层和关联的定制信号路径而不含可编程存储元件的器件，其中该可编程存储元件装载配置数据以用于控制关联的传输晶体管和其它可编程逻辑的状态）。如果需要，可以通过将电可编程元件和硬连接（掩模编程的）路径两者合并到相同的器件来形成混合器件（例如，可以通过使用一个或多个定制掩模合并至少一些硬连接定制路径，使用混合方法实现电可编程逻辑器件，并且通过将至少一些电可编程电路（诸如，装载配置数据的存储元件）合并到另外的掩模编程器件，可以实现掩模编程混合件）。
图18中示出生产硬化可编程逻辑器件（诸如图4的器件10）所涉及的示例性步骤的流程图。
在步骤180中，诸如图17的工具150的计算机辅助设计工具可以从用户获取定制逻辑设计（即，用户设计）。根据图17的有关描述，定制逻辑设计可以通过使用设计入口工具152提供。
在可选步骤182中，诸如计算机辅助设计工具150的工具可以生成配置数据，当该配置数据被装载到可编程逻辑器件中的配置存储器内时，该配置数据配置可编程逻辑器件以实现步骤180中获取的定制逻辑设计。可以测试装载配置存储器的可编程逻辑器件以验证现实应用中的定制逻辑设计的功能。
通过第一合适的布置，步骤184可以在步骤182之后执行。例如，如果需要生产硬化可编程器件10，其中该硬化可编程器件10实现定制逻辑设计，同时相对于在可编程逻辑器件中实现的定制逻辑设计的布置而保持定制逻辑设计的信号时序特性（例如，信号路径延迟），则在步骤184中，诸如计算机辅助设计工具150的工具可以识别未装载信号路径的未使用电路（例如，不影响信号时序特性的未使用电路）、装载信号路径的未使用电路（例如，影响信号时序特性的未使用电路）以及在实现定制逻辑设计中使用的电路。
在步骤184之后，诸如计算机辅助设计工具150的工具可以在步骤186中生成定制掩模组（例如，针对定制逻辑设计定制的掩模组）。定制掩模组可以被用来在步骤196中生产实现定制逻辑设计的硬化可编程逻辑器件10。在步骤186中生成的定制掩模可以确保实现定制逻辑设计的硬化可编程逻辑器件10的信号时序特性，并且步骤186中生产的定制掩模将匹配可编程逻辑器件的信号时序特性，其中这些可编程逻辑器件用对应于定制逻辑设计的配置数据（诸如，可选地在步骤182中生成的配置数据）编程。
通过第二合适的布置，步骤188可以在步骤182之后执行。例如，如果需要在生产硬化可编程器件10的同时降低静态功率，其中该硬化可编程器件10实现定制逻辑设计，并且同时相对于在可编程逻辑器件中实现的定制逻辑设计的布置而维持定制逻辑设计中的时序关键路径的信号时序特性，则在步骤188中，诸如计算机辅助设计工具150的工具可以识别在定制逻辑设计中未使用的电路（即，未使用电路）、在定制逻辑设计中使用的电路（即，已使用电路）、时序关键路径（例如，时序要求大于阈值的路径）以及时序非关键路径（例如，时序要求小于阈值的路径）。
在步骤188之后，在步骤190中，诸如计算机辅助设计工具150的工具可以生成定制掩模组（例如，针对定制逻辑设计定制的掩模组）。在步骤196中，定制掩模组可以被用来生产实现定制逻辑设计的硬化可编程逻辑器件10。步骤190中生成的定制掩模可以确保：硬化可编程逻辑器件10所实现的定制逻辑设计的时序关键路径的信号时序特性将匹配使用可编程逻辑器件实现的定制逻辑设计的时序关键路径的信号时序特性，其中该可编程逻辑器件用对应于定制逻辑设计的配置数据进行编程。举例来说，步骤190中所生成的定制掩模可以确保：根据需要对装载时序关键路径的电路保持连接和保持供电以保持时序特性。根据需要，可以对未装载时序关键路径的电路、仅装载时序非关键路径的电路或者没有装载任何路径的电路进行断开连接和/或禁能（即断电）以降低功率消耗。
通过第三合适的布置，步骤192可以在步骤182之后执行。例如，如果需要相对于装载有配置数据以实现定制逻辑设计的可编程逻辑器件，对实现定制逻辑设计的硬化器件10增加速度并且减少功耗，则在步骤192中，诸如计算机辅助设计工具150的工具可以识别在定制逻辑设计中未使用的电路（即，未被使用的电路）、在定制逻辑设计电路中使用的电路（即，已使用电路）和已使用和未使用路径。
在步骤192之后，在步骤194中，诸如计算机辅助设计工具150的工具可以生成定制掩模组（例如，针对定制逻辑设计定制的掩模组）。在步骤196中，定制掩模组可以被用来生产实现定制逻辑设计的硬化可编程逻辑器件10。在步骤194中所生成的定制掩模可以：禁能未使用电路；使能已使用电路；实现节能并且实现对于已使用路径和未使用路径的旁路措施。由于实现定制逻辑设计的硬化可编程逻辑器件10的信号时序特性可能不同于装载有配置数据以实现定制逻辑设计的可编程逻辑器件的信号时序特性，所以工具150可以使用时序仿真工具164和诸如模型166的时序模型来仿真器件10的时序特性。
在步骤196的生产操作期间，定制掩模和标准掩模（通用掩模）都可以被使用。通用掩模可以被用于形成集成电路上的下部层级（例如，第一组金属和通孔层）。这些下部层级可由未硬化器件的产品系列（其通过将配置数据装载到可编程存储元件内被电编程）和硬化器件的产品系列两者使用。然后根据是需要制造电可编程逻辑器件还是掩模定制的可编程逻辑器件，使用不同的掩模来形成上部层级。两种类型器件的下部层级将含有相同的层（例如，相同图案化的金属层和通孔层，相同图案化的接触图案和扩散图案等）。
当生产商接收到实现给定定制逻辑设计的硬化器件的定单时，用于下部层级的掩模可以被用于形成硬化器件的下部层级，或者生产商可以从仓库中取出经部分制造的器件（例如，已经使用用于下部层级的掩模生产，但是尚未使用用于其余上部层级的掩模进一步处理的器件）。一旦具有下部层级的器件已经被获取（通过使用硬化和非硬化产品系列两者所共用的下部层级掩模制造这些器件，或者通过从仓库获取这种器件），可以使用用于给定定制逻辑设计的定制掩模（例如，使用步骤186、190和194中所生成的类型的掩模）来执行生产操作以定制器件的上部层级。
如果需要，步骤184、188、192和相关的步骤186、190和194的一些组合可以被执行。图18中所示的步骤仅是示例性的示例。
如图19的横截面侧视图中所示，硬化可编程器件10和可编程逻辑器件可以由诸如叠层200的电介质叠层形成。电介质叠层200含有互连布线结构，该互连布线结构传送集成电路上（例如，在器件10上）的信号。
电介质叠层200可以被形成在集成电路衬底202的顶部。举例来说，衬底202可以由晶体硅形成。晶体管、二极管以及其它有源器件可以从衬底202形成。通过使用电介质叠层200的布线能力，信号在这些器件之间传送。
电介质叠层200包含上部互连层204和多个下部互连层204。在图19中，上部互连层被标记为“M8”，因为用来形成图19的电路的制造工艺可以使用八个金属互连层204。这仅作为一个示例，并且器件10一般可以包含任意数目的金属互连层。下部金属互连层204被标记为M7、M6、…、M1。如果需要，可以在标记为“M8”的上部互连层之上形成诸如焊盘金属层的附加层。
在制造期间，金属互连层可以被图案化以形成导电布线路径，这有时被称为互连。这些路径通常被用来互连集成电路上的器件，从而使得这些器件执行期望的电路功能。通孔互连层206被用来形成短垂直导体（被称为通孔），这些短垂直导体被用来连接相邻层中的互连。图19中的通孔互连层206被标记为V7、V6、…、V1。通孔互连层V7中的通孔可以被用来将M8层中的互连连接到M7层中的互连。类似地，V1通孔层中的通孔可以被用来将M2互连互连到M1互连。
在金属互连层204和通孔互连层206这两层中，一些层构成导电通路并且一些层是绝缘电介质（即，氧化硅）。在金属互连层204中，电介质围绕互连层。在通孔互连层206中，电介质围绕通孔。
器件10可以包含与硅衬底202相邻的多晶硅层208。层208可以被图案化以形成晶体管栅极和其它器件结构。接触层210可以是通孔类型层，其中形成短垂直导体（例如，使用钨插塞或者使用来自另一材料的插塞来形成）。接触层210中的插塞被用来将层208中的图案化多晶硅电连接到M1金属互连层中的图案化金属。
如本文所述，可以使用通用制造掩模以及定制制造掩模来生产硬化可编程逻辑器件。在光刻生产步骤中，制造掩模可以被用于图案化并且形成衬底202、多晶硅层208、接触层210、金属互连层204和通孔互连层206中的结构。通常，每一个制造掩模被用来图案化单个层。由于按实际情况从通用制造掩模形成电介质叠层200中的许多层，因此减少了每个定制逻辑设计所需的定制制造掩模的数目。
可以形成通用制造掩模，以便在硬化可编程器件10的产品系列的生产中使用。虽然一旦硬化可编程器件10被生产后其每一个可以仅实现单个定制逻辑设计，但是实现不同的定制逻辑设计的硬化可编程器件10可以通过使用至少一些通用制造掩模生产，这些通用制造掩模对于产品系列中的硬化可编程器件来说是共用的（例如，不论该器件将最终实现哪个特定的定制逻辑设计）。因为通用制造掩模可以被重新用于生产实现不同的定制逻辑设计的硬化可编程器件10，所以可以降低用于生产硬化可编程器件的成本。在生产硬化可编程器件中所使用的制造掩模将最终实现至少两种不同的定制逻辑设计，这在本文中可以被称为通用制造掩模。
除了通用制造掩模之外（或者代替通用制造掩模），可以形成定制制造掩模，以便在实现特定的定制逻辑设计的硬化可编程器件10的生产中使用。在硬化可编程器件的生产中使用的制造掩模将最终仅实现单个定制逻辑设计，在本文中，这种制造掩模可以被称作定制制造掩模。
通过一种合适的布置，在硬化可编程器件10的产品系列的制作中使用的一些或全部通用制造掩模还可以被用于可编程逻辑器件的产品系列的制作。通过这种类型的布置，附加的通用制造掩模可以被用来完成在该可编程产品系列中的可编程逻辑器件的制作，而附加的定制（和可能附加的通用）制造掩模可以被用来完成在该硬化可编程产品系列中的硬化可编程逻辑器件（诸如，器件10）的制作。
可以设计通用制造掩模和定制制造掩模，从而使得通用制造掩模被用在硬化可编程器件诸如器件10（和可编程逻辑器件）中的电介质叠层200的下层上，而定制制造掩模被用在硬化可编程器件中的电介质叠层200的上层上。因为用于电介质叠层200的上层的制造掩模倾向于具有更大的光刻结构，所以用于堆叠200的上层的制造掩模的制作成本低于用于堆叠200的下层的制造掩模的制作成本。通过生产定制层为更高层的器件10，可以降低生产成本。此外，可能需要花费大量的时间以生产用于硬化可编程逻辑器件（诸如，器件10）或者用于可编程逻辑器件的单独电介质叠层。通过生产通用层为更低层的器件10，可以在定制层被制造之前开始生产硬化可编程逻辑器件的产品系列，其中该定制层使得该器件与实现单个定制逻辑设计的器件相区分（例如，因为在通用层之后才需要定制掩模，原因在于叠层200通常被从下至上生产）。此外，硬化器件（诸如器件10）的制作中所使用的一些或全部通用制造掩模还被用在可编程逻辑器件的产品系列的制作中，在上述布置中，硬化器件和可编程逻辑器件的初始生产可以是相同的，从而使得在确定是要生产硬化器件还是要生产可编程逻辑器件之前，就可以开始进行生产。这些类型的布置可以允许在生产硬化器件（诸如器件10）和可编程逻辑器件中的快速周转时间，这是因为在做出正在生产什么的最后决定之前，就可以生产共同“起始”的电介质叠层。
如图20中所示，诸如器件10的硬化可编程逻辑器件可以在各种操作模式中进行操作。
当对诸如硬化可编程逻辑器件10和可编程逻辑器件的器件加电时（如步骤212所示），器件可以进入初始化阶段214。在初始化阶段214中，初始化电路（例如，初始化状态机）可以将信号施加到器件中的电路（例如，逻辑、寄存器、存储元件、晶体管等），用于确保该电路是静态的而不引起争用（例如，过量电流消耗）。
在初始化时间的某段时段之后，可编程逻辑器件和硬化可编程逻辑器件可以进入配置阶段218，其中硬化可编程逻辑器件还包括没有被硬化的（即，硬连接的）至少一些配置存储器单元20。在配置阶段218中，内部编程电路（例如，配置状态机）从外部配置存储器（例如图2的存储器1022）接收配置数据并且将配置数据载入配置存储元件。如果器件是仅包含硬连接的配置存储元件的硬化可编程逻辑器件（例如，没有一个器件的配置存储元件需要装载配置），则配置阶段218被绕开，如虚线216所示。
在配置数据被装载到配置存储元件上之后，或者在初始化阶段214之后，当配置模式218被绕开时，这些器件可以进入启动模式220。在启动模式220中，在初始化阶段214施加的信号用于确保电路是静态的并且不会引起争用，这些信号可以被释放从而使得器件的电路可以开始操作。
在启动模式220之后，器件可以进入用户模式222，在用户模式222中，这些器件实现特定的定制逻辑器件。
如线224所示，如果需要，器件可以被复位或者重新配置。举例来说，器件可以是具有非硬化配置存储元件的硬化可编程逻辑器件，当检测到已装载的配置数据缺损时，这些非硬化配置存储元件可以被重新配置以从外部存储器重新装载配置数据。
根据一个实施例，提供一种方法，其包含：利用给定的光刻掩模组制造部分加工集成电路；利用至少第一附加光刻掩模完成第一组部分加工集成电路的制造，以形成电可编程集成电路；以及利用至少第二附加光刻掩模完成第二组部分加工集成电路的制造，以形成掩模编程集成电路。
根据另一实施例，完成第一组部分加工集成电路的制造包括生产可编程逻辑器件集成电路，该可编程逻辑器件集成电路不含定制掩模编程路径。
根据另一实施例，完成第二组部分加工集成电路的制造包括生产定制掩模编程集成电路，该定制掩模编程集成电路不含电可编程配置存储元件。
根据另一实施例，完成第二组部分加工集成电路的制造包括形成至少一个硬连接旁路路径，该硬连接旁路路径旁路/绕开所述部分加工集成电路中的至少一个晶体管。
根据另一实施例，该方法还包含，在给定的集成电路设计中，识别哪些晶体管与时序特性的变化是可接受的路径关联，该时序特性的变化起因于在掩模编程集成电路中而不是在电可编程集成电路中实现给定集成电路设计，其中形成硬连接旁路路径包括旁路至少一个被识别的晶体管。
根据另一实施例，完成第二组部分加工集成电路的制造包括使用第二附加光刻掩模形成在存储元件中接地电源端和正电源端之间的至少一个定制硬连接路径。
根据另一实施例，完成第二组部分加工集成电路的制造包括使用第二附加光刻掩模形成旁路至少部分电平转换器的至少一个定制硬连接路径。
根据另一实施例，完成第二组部分加工集成电路的制造包括使用第二附加光刻掩模形成旁路复用器中的至少一个晶体管的至少一个定制硬连接路径。
根据另一实施例，完成第二组部分加工集成电路的制造包括使用第二附加光刻掩模将至少一个存储元件输出端直接连接到电源端。
根据另一实施例，完成第一组部分加工集成电路的制造包括在每个电可编程集成电路中形成可编程元件和可编程逻辑，其中每个电可编程集成电路中的可编程元件可用于装载配置数据，并且可用于产生控制信号，该控制信号配置在该电可编程集成电路中的可编程逻辑。
根据另一实施例，该方法还包含利用至少第三附加光刻掩模完成第三组部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
根据一个实施例，一种生产可编程器件和硬化器件的方法包含：针对每一个可编程器件和每一个硬化器件，在集成电路中形成第一多个图案化金属层和图案化通孔层，其中可编程器件中的每一个中的第一多个金属层和通孔层与硬化器件中的每一个中的第一多个金属层和通孔层相同；针对每一个可编程器件，在集成电路中形成第二多个金属层和通孔层；以及针对每一个硬化器件，在集成电路中形成第三多个金属层和通孔层。
根据另一实施例，硬化器件被硬连接以实现给定的定制逻辑设计，并且当可编程器件被配置有给定的配置数据组时，该可编程器件实现给定的定制逻辑设计。
根据另一实施例，硬化器件实现来自多个定制逻辑设计的给定定制逻辑设计，并且第三多个金属层和通孔层对于该给定定制逻辑设计是独特的。
根据另一实施例，可编程器件中的每一个能够实现多个定制逻辑设计中的任何一个，第一多个金属层和通孔层以及第二多个金属层和通孔层与多个定制逻辑设计中的全部定制逻辑设计关联，硬化器件与多个定制逻辑设计中的给定定制逻辑设计关联，第三多个金属层和通孔层与定制逻辑设计关联，并且第三多个金属层和通孔层与多个定制逻辑设计中的任何其它定制逻辑设计不关联。
根据一个实施例，一种集成电路上的电路包含多个存储元件和定制掩模编程硬连接路径，该定制掩模编程硬连接路径对多个存储元件永久地断电。
根据另一实施例，存储元件中的每一个包括第一反相器电路和第二反相器电路，其中在存储元件中的每一个中，第一反相器电路和第二反相器电路具有被硬连接到接地电源线的接地电源端，并具有被硬连接到接地电源线的正电源端。
根据另一实施例，存储元件中的每一个包含输出节点和导电路径，其中在第一多个存储元件中，导电路径将输出节点连接到接地电源线，并且，其中在第二多个存储元件中，导电路径将输出节点连接到正电源线。
根据另一实施例，该电路还包含具有栅极端的多个传输晶体管，其中栅极端中的每一个被连接到存储元件输出节点的各自一个。
根据另一实施例，该电路还包含多对第一电路和第二电路，其中，在第一电路和第二电路对的各自一个中，每个传输晶体管具有被连接到第一电路的源极端和被连接到第二电路的漏极端。
根据另一实施例，提供了实现给定定制逻辑设计的电路，其包含带有输出、多个输入和具有栅极端的多个晶体管的至少一个复用器，其中多个输入的所选输入被耦合到该输出，其中，至少一个晶体管的栅极端被硬连接到接地电源线。
根据另一实施例，所选输入和输出之间存在信号路径，晶体管的至少一个是第一晶体管，该第一晶体管具有：被直接连接到信号路径的第一源极漏极端；未被直接连接到信号路径的第二源极漏极端，并且晶体管的至少一个是第二晶体管，该第二晶体管具有：被直接连接到第一晶体管的第二源极漏极端的第一源极漏极端；未被直接连接到信号路径的第二源极漏极端。
根据另一实施例，复用器在第二晶体管的第一源极漏极端和第一晶体管的第二源极漏极端之间不具有闭合的导电电路。
根据另一实施例，复用器在第一晶体管的第一源极漏极端和信号路径之间具有闭合的导电电路。
根据另一实施例，复用器在第一晶体管的第一源极漏极端和信号路径之间不具有闭合的导电电路。
根据另一实施例，电路还包含：将所选输入连接到输出而不经过任何晶体管的导电路径。
根据一个实施例，提供一种电路，其包含：电平转换电路，该电平转换电路被配置以将在输入节点上接收到的第一逻辑高电压的信号转换为在输出路径上的第二逻辑高电压，其中第一电压与第二电压相等；以及定制掩模编程硬连接旁路路径，该定制的掩模编程硬连接旁路路径将电平转换电路旁路并且将输入节点连接到输出节点。
根据另一实施例，电平转换电路包含连接到接地电源线的至少一个接地电源节点，以及连接到接地电源线的至少一个正电源节点。
根据另一实施例，电平转换电路包含：第一对晶体管，其包含在正电源节点和接地电源节点之间串联连接的第一p沟道晶体管和第一n沟道晶体管，其中该正电源节点被连接到接地电源线，该接地电源节点被连接到接地电源线；以及第二对晶体管，其包含在正电源节点和接地电源节点之间串联连接的第二p沟道晶体管和第二n沟道晶体管，其中该正电源节点被连接到接地电源线，该接地电源节点被连接到接地电源线。
根据另一实施例，电平转换电路包括至少一个反相器，该至少一个反相器具有连接到接地电源线的接地电源节点和连接到接地电源线的正电源节点。
根据一个实施例，一种将通过使用给定的配置数据组在可编程器件上实现的给定定制逻辑设计转换到用于生产实现给定定制逻辑设计的硬化器件的定制制造掩模的方法，其中该给定定制逻辑设计包含多个路径，多个路径的每一个包含至少一个晶体管，并且多个路径中的每一个输送信号，其中该方法包含：识别哪些晶体管与信号的时序特性变化是可接受的路径关联，该信号的时序特性变化起因于在硬化器件中而不是在可编程器件中实现给定定制逻辑设计；以及生成针对实现给定定制逻辑设计的硬化器件的至少一个定制制造掩模，其中定制制造掩模包含多个硬连接旁路路径，该多个硬连接旁路路径中的每一个旁路至少一个被识别的晶体管。
根据一个实施例，提供一种方法，该方法包含：利用给定的光刻掩模组制造部分加工集成电路；利用至少第一附加光刻掩模完成第一组部分加工集成电路的制造，以形成电可编程集成电路；以及利用至少第二附加光刻掩模完成第二组部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
根据另一实施例，完成第二组部分加工集成电路的制造包括：在混合集成电路中的每一个中，形成可编程元件和可编程逻辑，其中混合集成电路中的每一个中的可编程元件可操作以被装载配置数据，并且可操作以产生控制信号，该控制信号配置该混合集成电路中的所述可编程逻辑。
根据另一实施例，完成第二组部分加工集成电路的制造包括：在混合集成电路中的每一个中，形成至少一个硬连接旁路路径，该至少一个硬连接旁路路径可操作以旁路混合集成电路中的至少一个晶体管。
根据另一实施例，完成第二组部分加工集成电路的制造包括：在混合集成电路的每一个中，形成可编程元件和可编程逻辑，其中混合集成电路的每一个中的可编程元件可操作以被装载配置数据，并且可操作以产生控制信号，所述控制信号配置混合集成电路中的可编程逻辑；以及在混合集成电路的每一个中，形成至少一个硬连接旁路路径，该至少一个硬连接旁路路径可操作以旁路混合集成电路中的至少一个晶体管。
根据另一实施例，提供一种方法，该方法包含：利用给定的光刻掩模组制造部分加工集成电路；利用至少第一附加光刻掩模完成第一组部分加工集成电路的制造，以形成掩模编程集成电路；以及利用至少第二附加光刻掩模完成第二组部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
根据另一实施例，完成第一组部分加工集成电路的制造包括：在掩模编程集成电路中的每一个中，形成至少一个硬连接旁路路径，该硬连接旁路路径可操作以旁路该掩模编程集成电路中的至少一个晶体管；以及完成第二组部分加工集成电路的制造包括：在混合集成电路中的每一个中形成至少一个硬连接旁路路径，该硬连接旁路路径可操作以旁路该混合集成电路中的至少一个晶体管。
根据另一实施例，完成第二组部分加工集成电路的制造包含：在混合集成电路中的每一个中，形成可编程元件和可编程逻辑，其中混合集成电路的每一个中的可编程元件可操作以被装载配置数据，并且可操作以产生控制信号，该控制信号配置该混合集成电路中的可编程逻辑。
根据另一实施例，完成第一组部分加工集成电路的制造包含：使用第一附加光刻掩模，在掩模编程集成电路的每一个中，将至少一个存储元件输出端直接连接到电源端。
根据另一实施例，完成第二组部分加工集成电路的制造包括：使用第二附加光刻掩模，在混合集成电路的每一个中，将至少一个存储元件输出端直接连接到电源端。
上述内容仅是的本发明原理的示例说明，并且本领域技术人员在不脱离本发明范围和精神的情况下可以做出各种修改。可以单独地或者以任何组合方式实现上述实施例。

Claims (23)

1.一种用于制造集成电路的方法，其包括：
利用给定的光刻掩模组制造部分加工集成电路；
利用至少第一附加光刻掩模完成第一组所述部分加工集成电路的制造，以形成电可编程集成电路；以及
利用至少第二附加光刻掩模完成第二组所述部分加工集成电路的制造，以形成掩模编程集成电路，其中完成第二组所述部分加工集成电路的制造包括使用所述第二附加光刻掩模在存储元件中形成接地电源端和正电源端之间的至少一个定制硬连接路径。
2.根据权利要求1所限定的方法，其中完成第一组所述部分加工集成电路的制造包括生产可编程逻辑器件集成电路，所述可编程逻辑器件集成电路不含定制的掩模编程路径。
3.根据权利要求1所限定的方法，其中完成第二组所述部分加工集成电路的制造包括生产定制的掩模编程集成电路，所述定制的掩模编程集成电路不含电可编程配置存储元件。
4.根据权利要求1所限定的方法，其中完成第二组所述部分加工集成电路的制造包括形成至少一个硬连接旁路路径，所述硬连接旁路路径旁路所述部分加工集成电路中的至少一个晶体管。
5.根据权利要求4所限定的方法，其还包括：
在给定的集成电路设计中，识别哪些晶体管与时序特性变化是可接受的路径关联，所述时序特性变化起因于在所述掩模编程集成电路中而不是在所述电可编程集成电路中实现所述给定的集成电路设计，其中形成所述硬连接旁路路径包括旁路被识别的晶体管中的至少一个。
6.根据权利要求1所限定的方法，其中完成第二组所述部分加工集成电路的制造包括使用所述第二附加光刻掩模形成将至少部分电平转换器旁路的至少一个定制硬连接路径。
7.根据权利要求1所限定的方法，其中完成第二组所述部分加工集成电路的制造包括使用所述第二附加光刻掩模形成将复用器中的至少一个晶体管旁路的至少一个定制硬连接路径。
8.根据权利要求1所限定的方法，其中完成第二组所述部分加工集成电路的制造包括使用所述第二附加光刻掩模将至少一个存储元件输出端直接连接到电源端。
9.根据权利要求1所限定的方法，其中完成第一组所述部分加工集成电路的制造包括在所述电可编程集成电路的每一个中形成可编程元件和可编程逻辑，其中所述电可编程集成电路的每一个中的所述可编程元件可操作以被装载配置数据，并且可操作以产生控制信号，所述控制信号配置所述电可编程集成电路中的所述可编程逻辑。
10.根据权利要求1所限定的方法，其还包括：
利用至少第三附加光刻掩模完成第三组所述部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
11.一种生产可编程器件和硬化器件的方法，所述方法包括：
针对每一个可编程器件和每一个硬化器件，在集成电路中形成第一多个图案化金属层和图案化通孔层，其中所述可编程器件的每一个中的所述第一多个金属层和通孔层与所述硬化器件的每一个中的所述第一多个金属层和通孔层相同；
针对每一个可编程器件，在所述集成电路中形成第二多个金属层和通孔层：
针对每一个硬化器件，在所述集成电路中形成第三多个金属层和通孔层；以及
针对每一个硬化器件，将至少一个存储元件输出端直接连接到电源端。
12.根据权利要求11中所限定的方法，其中所述硬化器件被硬连接以实现给定定制逻辑设计，其中当所述可编程器件被配置有给定的配置数据组时，所述可编程器件实现所述给定定制逻辑设计。
13.根据权利要求11中所限定的方法，其中所述硬化器件实现来自多个定制逻辑设计的给定定制逻辑设计，并且其中所述第三多个金属层和通孔层对于所述给定定制逻辑设计是独特的。
14.根据权利要求11中所限定的方法，其中所述可编程器件中的每一个能够实现多个定制逻辑设计中的任何一个，其中所述第一多个金属层和通孔层以及所述第二多个金属层和通孔层与所述多个定制逻辑设计中的全部所述定制逻辑设计关联，其中所述硬化器件与所述多个定制逻辑设计中的给定定制逻辑设计关联，并且其中所述第三多个金属层和通孔层与所述给定定制逻辑设计关联并且与所述多个定制逻辑设计中的任何其它定制逻辑设计不关联。
15.一种用于制造集成电路的方法，其包括：
利用给定的光刻掩模组制造部分加工集成电路；
利用至少第一附加光刻掩模完成第一组所述部分加工集成电路的制造，以形成电可编程集成电路；以及
利用至少第二附加光刻掩模完成第二组所述部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
16.根据权利要求15中所限定的方法，其中完成第二组所述部分加工集成电路的制造包括：
在所述混合集成电路的每一个中，形成可编程元件和可编程逻辑，其中所述混合集成电路的每一个中的所述可编程元件可操作以被装载配置数据，并且可操作以产生控制信号，所述控制信号配置所述混合集成电路中的所述可编程逻辑。
17.根据权利要求15中所限定的方法，其中完成第二组所述部分加工集成电路的制造包括：
在所述混合集成电路的每一个中，形成至少一个硬连接旁路路径，所述至少一个硬连接旁路路径可操作以旁路所述混合集成电路中的至少一个晶体管。
18.根据权利要求15中所限定的方法，其中完成第二组所述部分加工集成电路的制造包括：
在所述混合集成电路的每一个中，形成可编程元件和可编程逻辑，其中所述混合集成电路的每一个中的所述可编程元件可操作以被装载配置数据并且可操作以产生控制信号，所述控制信号配置所述混合集成电路中的所述可编程逻辑；以及
在所述混合集成电路的每一个中，形成至少一个硬连接旁路路径，所述至少一个硬连接旁路路径可操作以旁路所述混合集成电路中的至少一个晶体管。
19.一种用于制造集成电路的方法，其包括：
利用给定的光刻掩模组制造部分加工集成电路；
利用至少第一附加光刻掩模完成第一组所述部分加工集成电路的制造，以形成掩模编程集成电路；以及
利用至少第二附加光刻掩模完成第二组所述部分加工集成电路的制造，以形成包含电可编程元件和掩模编程元件的混合集成电路。
20.根据权利要求19中所限定的方法，其中：
完成第一组所述部分加工集成电路的制造包括：
在所述掩模编程集成电路的每一个中，形成至少一个硬连接旁路路径，所述硬连接旁路路径可操作以旁路所述掩模编程集成电路中的至少一个晶体管；以及
完成第二组所述部分加工集成电路的制造，包括：
在所述混合集成电路的每一个中形成至少一个硬连接旁路路径，所述硬连接旁路路径可操作以旁路所述混合集成电路中的至少一个晶体管。
21.根据权利要求19中所限定的方法，其中完成第二组所述部分加工集成电路的制造包括：
在所述混合集成电路的每一个中，形成可编程元件和可编程逻辑，其中所述混合集成电路的每一个中的所述可编程元件可操作以被装载配置数据并且可操作以产生控制信号，所述控制信号配置所述混合集成电路中的所述可编程逻辑。
22.根据权利要求19中所限定的方法，其中完成第一组所述部分加工集成电路的制造包括：使用所述第一附加光刻掩模，在所述掩模编程集成电路的每一个中，将至少一个存储元件输出端直接连接到电源端。
23.根据权利要求22中所限定的方法，其中完成第二组所述部分加工集成电路的制造包括：使用所述第二附加光刻掩模，在所述混合集成电路的每一个中，将至少一个存储元件输出端直接连接到电源端。
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