JP2006310869A

JP2006310869A - 半導体回路、半導体回路設計方法及びｓｏｃユニット

Info

Publication number: JP2006310869A
Application number: JP2006127703A
Authority: JP
Inventors: Kun-Lung Chen; 昆龍陳; Eisei Ko; 永清侯; Shine Chien Chung; 建祥莊; Yu-Chun Wu; 裕群呉
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2005-04-29
Filing date: 2006-05-01
Publication date: 2006-11-09
Anticipated expiration: 2026-05-01
Also published as: TWI315610B; CN100538881C; TW200644426A; CN101359908A; TWI321841B; CN100508190C; JP4730192B2; CN1917082A; CN101359908B; CN1855485A; TW200723501A

Abstract

【課題】マルチプロジェクトウェーハ（ＭＰＷ）上に半導体回路を設計するための１つの手法を開示する。
【解決手段】１あるいはそれ以上の顧客によって設計された確認済みの機能を有する１つあるいはそれ以上の標準モジュールを最初に特定する。その標準モジュールのいくつかを利用に応じて蓄える。少なくとも１つの再構成可能なＭＰＷ上のモジュールを、１つあるいはそれ以上の接続層を介して１つあるいはそれ以上接続することでプログラムする。さらに、標準モジュールは、プログラムされた回路の設計に従って、プログラムされた再構成可能なモジュールと接続される。そして、完成された回路は最終的な使用のために確認される。
【選択図】図２

Description

本発明は、一般的に、半導体デバイスに関するものであり、とりわけ市場へのアクセス時間、開発コスト、今日の“システムオンチップ”設計への固有のリスクを低減するための、マルチプロジェクトウェーハ(multi-project wafer)半導体の利用に関するものである。

本出願は、アメリカ合衆国への仮出願シリアル番号第60/56684号、出願日2004年4月29日、発明の名称「再構成可能なマルチプロジェクトウェーハ技術によるＳＯＣ開発」に関するものであり、仮出願に基づく優先権を主張するものである。

半導体プロセス技術が、ディープサブミクロン技術に移行し、“システムオンチップ”設計がより複雑になるにつれて、これらの回路設計を開発するための、工程数，開発時間，コスト，及び技術的リスクが指数関数的に増大している。複雑な回路は、デジタル信号プロセッシング，イーサネット（登録商標），メモリ、高速入力／出力モジュール，アナログ-デジタル変換器（ＡＤＣｓ），デジタル-アナログ変換器（ＤＡＣｓ），あるいは、他の独自の回路を必要とする。従来の回路チップ設計手法においては、これらの各モジュールは、その回路チップに集積する前に設計し、その機能を確認する必要があり、回路のオペレーション上のパフォーマンスは、その後でのみ検証可能であった。回路の開発者は、これらのデバイスの試作と量産化に膨大な時間と予算を使うが、ディープサブミクロンデバイスのパフォーマンスは、開発スケジュールに対して付加的技術的リスクとなるクロストーク，エレクトロマイグレーション，配線遅延などの効果による不利な影響を受ける可能性がある。マスクとウェーハの消費を繰り返すこのようなプロセスは、やがて結果として、市場へのアクセス時間の長期化，開発コストの高騰，プロセスステップの増大，および技術的リスクの増大を招く。

それゆえ、量産プロセスの多くで使用可能であり、量産工程の最後の数ステップで顧客対応（customization）を委ねることで、量産コストと時間が節約できる付加的標準設計が導入されることが望まれている。従来技術の“システムオンチップ”回路設計で望まれることは、再構成可能なモジュールのコストを分担することによる、市場へ製品供給可能な生産開始までの時間とコストをより短縮する試作と製品開発のための方法論である。
特開平５−１９０８１２号公報

前述の通り、本発明は、構成可能なロジックあるいはメモリモジュールを使った再構成可能なマルチプロジェクトウェーハの利用によって、システムオンチップの開発時間，コスト，及びリスクを改善する方法を提出することを課題とする。

本発明の請求項１記載の半導体回路は、マルチプロジェクトウェーハ上の半導体回路であって、確認済みの機能を有する１つあるいはそれ以上の標準モジュールと、１つの再構成可能なモジュールと、あらかじめ決められた設計にしたがって、前記再構成可能なモジュールをプログラムし、このプログラムされた前記再構成可能なモジュールを前記標準モジュールと接続するための１つあるいはそれ以上の接続層とから構成され、前記標準モジュールが、少なくとも１つのメモリモジュールと少なくとも１つの入力／出力モジュールを含むことを特徴とするものである。

また、本発明の請求項２記載の半導体回路は、前記標準モジュールが、異なる顧客により設計されることを特徴とするものである。

また、本発明の請求項３記載の半導体回路は、前記標準モジュールが、利用に応じて蓄えられることを特徴とするものである。

また、本発明の請求項４記載の半導体回路は、前記接続層が、少なくとも製造フローの最後の配線プロセスで形成されることを特徴とするものである。

また、本発明の請求項５記載の半導体回路設計方法は、マルチプロジェクトウェーハ上に少なくとも１つの半導体回路を設計する半導体回路設計方法であって、確認済みの機能を有する１つあるいはそれ以上の標準モジュールを供給するステップと、少なくとも１つの再構成可能なモジュールを、１つあるいはそれ以上の接続層を介して１つあるいはそれ以上の接続を行なうことで、プログラムするステップと、前記標準モジュールを、あらかじめ決められた設計にしたがって、プログラムされた前記再構成可能なモジュールと接続するステップとを有し、
前記標準モジュールが、少なくとも１つのメモリモジュールと少なくとも１つの入力/出力モジュールを含み、プログラム前の前記標準モジュールと前記再構成可能なモジュールに、少なくとも１つの金属配線層を形成し、前記少なくとも１つの金属配線層の形成後に、１つあるいはそれ以上の接続層にて前記プログラムと接続のステップが行なわれることを特徴とするものである。

また、本発明の請求項６記載の半導体回路設計方法は、前記標準モジュールが、異なる顧客により設計されることを特徴とするものである。

また、本発明の請求項７記載の半導体回路設計方法は、前記標準モジュールが、利用に応じて蓄えられることを特徴とするものである。

また、本発明の請求項８記載の半導体回路設計方法は、前記接続層が、金属配線と層間接続を含むことを特徴とするものである。

また、本発明の請求項９記載の半導体回路設計方法は、マルチプロジェクトウェーハ上の回路に基づき、製品ウェーハ上の不必要な標準モジュールを除去するステップをさらに有することを特徴とするものである。

また、本発明の請求項１０記載のＳＯＣユニットは、システムオンチップ（ＳＯＣ）に適用可能なユニットであって、１つあるいはそれ以上の顧客により設計され、確認済みの機能を有する１つあるいはそれ以上の標準モジュールと、１つあるいはそれ以上の接続層を介して１つあるいはそれ以上の接続を行なうことで動作可能な１つあるいはそれ以上の機能を有する、少なくとも１つの再構成可能なモジュールとを有し、前記標準モジュールと前記再構成可能なモジュールとの接続が、少なくとも、当該ＳＯＣユニットの最終的な接続層の１つで、あらかじめ決められた回路設計にしたがって行なわれることを特徴とするＳＯＣユニットものである。

また、本発明の請求項１１記載のＳＯＣユニットは、前記標準モジュールが、利用に応じて蓄えられることを特徴とするものである。

また、本発明の請求項１２記載のＳＯＣユニットは、前記再構成可能なモジュールが、前記機能が動作する前に配置された少なくとも１つの金属層を有することを特徴とするものである。

また、本発明の請求項１３記載のＳＯＣユニットは、さらに、前記再構成可能なモジュールが、外部で書き込み可能なユニットを有することを特徴とするものである。

また、本発明の請求項１４記載のＳＯＣユニットは、前記再構成可能なモジュールが、ロジックユニットを有することを特徴とするものである。

また、本発明の請求項１５記載のＳＯＣユニットは、前記再構成可能なモジュールが、メモリユニットを有することを特徴とするものである。

また、本発明の請求項１６記載のＳＯＣユニットは、前記再構成可能なモジュールが、マスクで再構成可能なユニットを有することを特徴とするものである。

また、本発明の請求項１７記載のＳＯＣユニットは、前記マスクで再構成可能なユニットが、少なくとも１つの入力/出力ユニットを有することを特徴とするものである。

また、本発明の請求項１８記載のＳＯＣユニットは、前記再書き込み可能なモジュールが、パフォーマンスで再構成可能なユニットを有することを特徴とするものである。

また、本発明の請求項１９記載のＳＯＣユニットは、前記パフォーマンスで再構成可能なユニットが、クロックレートで再構成可能なユニットを有することを特徴とするものである。

本発明は、構成可能なロジックあるいはメモリモジュールを使った再構成可能なマルチプロジェクトウェーハの利用によって、システムオンチップの開発時間、コスト、及びリスクを大幅に改善できる。

本発明の方法論では、標準の確認済みのチップ基板の中に埋め込まれた確認済みの多くの顧客用モジュールの標準セットを使ってシステムオンチップ（ＳＯＣ）半導体を設計開発するマルチプロジェクトウェーハ（ＭＰＷ）を利用する。ＭＰＷ上に１つのＳＯＣを設計する際は、１またはそれ以上の顧客（ベンダー）によって設計された１つまたはそれ以上の標準モジュールで機能が確認されたものを最初に特定する。そのＳＯＣの少なくとも１つの再構成可能なモジュールを、１層あるいはそれ以上の配線層を介して１つあるいはそれ以上接続することでプログラムする。さらに、その標準モジュールは、回路の前もって決められた設計に従って、そのプログラムされた再構成可能なロジックモジュールと接続される。そして、完成した回路は、最終的な用途のために確認される。

しかしながら、本発明による構造とその動作方式は、付加される目的と利点と共に、添付図面と共に、特定した実施例に関して以下の説明から、最も良く理解されるであろう。

ここで、本発明は、マルチプロジェクトウェーハ開発による方法論を利用して今日のシステムオンチップの開発時間，コスト，及びリスクを改善する方法の具体例で説明，記述されるが、ここで示した詳細な内容に限定されるものではない。種々の改良・構造の変更が、本発明の精神から逸脱することなく、また請求項と均等の意図と範囲内で可能である。

本発明は、カスタム（顧客仕様）回路設計開発のため再構成可能なマルチプロジェクトウェーハ（ＭＰＷ）半導体を利用する方法論の１つの具体例を開示する。特定のＭＰＷは、そのＭＰＷ上に複数のダイを有し、当該ダイ上には異なる設計回路があると考えられる。各々のダイを１つの順応性のあるＳＯＣと呼ぶことができ、当該ＳＯＣは、コストを分かち合うことができるユニット、あるいはある顧客の要求に基づくオンデマンドで実施できる機能を有し最後の数製造工程の層でカスタム化（顧客仕様対応化）できる再構成可能なモジュールを有する。当該コストを分かち合うことができるユニットは、１層あるいはそれ以上の構成可能な層が導入される前に、ユニット中に少なくとも１層の金属配線層を有することができる。再構成は、最後の数製造工程の層、可能であるならは全て最後の製造工程の層で実施される。

順応性のあるＳＯＣは、製造工程の最後の数工程の前まで製造された１つの基板上に、異なる顧客からの異なる設計のモジュール、あるいは知的財産（ＩＰ）を含むことができる。これらの再構成可能な順応性のあるＳＯＣの量産仕様は、再構成可能な複数のロジックデバイスと同様に、例えば、複数の埋め込まれたメモリデバイスといった再構成可能なモジュールを利用することができる。再構成可能なロジックデバイスは、例えば、最後の数相互接続層によってある種のプログラム可能性を有しどんなブール関数も実行できる。ＳＯＣは、外部構成の可否、マスクでの構成の可否、及びパフォーマンスでの構成の可否の機能によって分類できる。外部で再構成可能な機能を有する再構成可能なモジュールは、外部でプログラムできる。このような外部プログラム可能なデバイスには、１回プログラムが可能なもの（OTP）あるいは多数回プログラムが可能なもの（MTP）FPGA，CPLD，FlashRAM，NV-RAMデバイスがある。マスクでの再構成可能な機能を有する再構成可能なモジュールは、製造設備の中で、マスクをつくるか、あるいは直接電子線照射をすることによってのみプログラムできる。それらの例の１つとしてMaskROMがある。パフォーマンスによる再構成可能なモジュールは、プログラムによる手法よりもその機能性が強調される。パフォーマンスあるいは機能性は、例えば、スピード，回路比，バンド幅，ビット間隔，アナログパフォーマンス，または正確さで、再構成することができる。要するに、再構成可能なモジュールは、ASIC，メモリ，入力／出力回路（I／O），アナログIP，RF，混在モードIP，MEM，PLA，あるいはPLDデバイスを含んだ多様性のあるデバイスで有ってもよい。

ここで、本発明は、顧客の回路設計を埋め込まれたメモリモジュールと再書き込み可能なロジックモジュールを利用して開発する手法として、図示され、詳しく述べられるが、ここで示した詳細な内容に限定されるものではない。種々の改良・構造の変更が、本発明の精神から逸脱することなく、また請求項と均等の意図と範囲内で可能である。

図１に、カスタム化前の再構成可能なＭＰＷ上の標準的な順応性のあるＳＯＣ100のレイアウトを示す。典型的な標準モジュールは、再構成可能あるいは順応性のあるＳＯＣ100の基板中に埋め込まれており、それらは、カスタム回路の中で使われる可能性がある。順応性のあるＳＯＣ100は、この実施例では、顧客ＡからＨの他の標準的な確認済みの機能的モジュール（混在シグナル，PLL，ADC，DACなど）と同様に、再構成可能なメモリモジュール104、再構成可能なロジックモジュール106、複数のデータバス配置領域108を含んでおり、これらは、カスタム回路の機能的要求に合わせるために必要な機能性を提供する。順応性のあるＳＯＣ100は、カスタム化あるいは構成前に配置された少なくとも１つの配線層を有する。標準モジュールの全部、あるいは一部は、最終的な顧客の要求に合わせるため利用されるだろう。標準モジュールは、既に試験が終わっているのでそれらのモジュールの機能性をさらにデバッグすることは必要ない。リーク電流を低減するために、ある入力あるいは出力シグナルはVDD（動作電圧）あるいはグランドに固定されることになるが、どの使用しないモジュールも、試作（プロトタイプ）のユニットでは“接続されずに”回路基板のなかに残されるだろう。これらの使用しないモジュールは量産仕様チップでは基板の領域を最小とするため取り除かれる。さらに、ＭＰＷ上には、そのテストウェーハとしての性質上、異なる製品の設計のための、異なるＳＯＣあるいは分離した依存性のないチップが存在するだろう。

埋め込まれたメモリモジュール104は、複数の再構成可能なロジックモジュール106と同様に、顧客の機能的ロジックと接続の要求に合わせるためカスタム化できる。加えて、同様に標準モジュールはどんな配置も可能である。例えば、データバス配置領域108は、データが適切に流れることを確かめるために、再編成することができる。それだけで、最後の数配線プロセス工程，あるいは最後の数接続層形成工程を除いて、既に確認済みのモジュールを使用した順応性のあるＳＯＣの製造工程は完了している。最後の数接続層が、回路設計のための全ての必要な標準モジュールを周辺と接続することで、標準的な順応性のあるＳＯＣをプログラム可能あるいはカスタム化を可能にする。カスタム回路設計の迅速な転換が期待される。このカスタム回路設計を実行する利点は、最後の僅かな配線工程でそれが実行できることより、既に完了している製品ＳＯＣに追加するプロセス工程を最小限にできると共に、大部分のモジュールを、ある層に対して予め構築し組立てた状態にすることができる。

図２は、本発明の一実施例による、カスタム化後のカスタムＳＯＣ200のレイアウトを示す。このカスタムＳＯＣ200は、特定の製品プロセスの最終的な回路の要求に合わせて設計されている。言い換えると、順応性のあるＳＯＣ100上の色々な標準的な機能モジュールは、その物理的実体はシリコン上に存在するが、図から除かれている一方、複数の再構成可能なロジックモジュール106と同様に埋め込まれたメモリモジュール104を含む他の機能モジュールが、特定の回路顧客の製品プロセスのためにカスタム化されている。

図１と図２を比較すると、例えば、IP#1，混在シグナル１，再構成可能な入力／出力（I／O）セルは、もはや図２には存在せず、ＳＯＣ200の基板は（図中に複数のドット領域202で示した通り）多くの空白の部分を有する。言い換えると、カスタムＳＯＣ200は、それらのモジュールの機能を必要としていない。しかしながら、（例えば、ドット領域204で示した混在シグナル１のように）プロトタイプのレイアウト中には、それらのモジュールがまだ存在しているが、それらは、接続されていないので、機能しない。図２の他のモジュールの空間的相互配置関係は何も変化することなく、図２のレイアウトの設計でカスタム化されていることに注目すべきである。金属配線層と層間の接続を、標準的プロセスフローで最後の数接続層ですること（つまり、最後の２つの金属配線）で、再構成可能なロジックモジュールはプログラム可能になり、標準モジュールはそれとともに適切に接続される。

この段階で、モジュールは試験され機能的に確認される。カスタム化が、最後の数製造工程でなされることによって、標準的な基板は物理的なレイアウトを変更することなく、標準的な確認済みのモジュールを利用でき、そして、他のカスタムモジュール最後の数製造工程で実行できることより、カスタムＳＯＣ200は、半導体設計の従来の方法よりもより短時間で開発することができる。例えば、この順応性のあるＳＯＣプロセスを利用することにより、ＳＯＣのサイクルタイムは、従来が６０日であったものが７日から１０日に短縮される。コスト的見通しは、典型的な９０ｎｍプロセスのＳＯＣ設計では、カスタム対応のマスク数を低減することにより、７５０００ドルのＭＰＷの費用を再構成可能なＭＰＷの７５００ドルに低減することができる。言い換えれば、顧客は、最後の数層の配線工程のマスクの料金のみを負担する一方、他の多くのウェーハ工程に対するマスクの大部分を共有化し割賦返済する。

図３に、本発明の一実施例による、ＳＯＣ製品チップ300のレイアウトを示す。ＳＯＣ製品チップ300では、同じ確認済みの標準モジュール（例えば、埋め込まれたメモリモジュール104，ADC，DACなど）が使われる一方、物理的なレイアウトは、未使用領域302によって示されるように、要求された回路の基板が最小になるように再配置されている。それゆえ、同じ回路設計がより小さいダイ上で実現可能となり、そのことにより歩留も向上する。製品チップは、機能的カスタム回路要求に合わせられるが、ひとつの基板上に既に製造された標準的な確認されたモジュールを使用し、最後の数金属配線工程、特に最後の金属配線プロセスでロジック、メモリのカスタム化と接続をすることで、従来の回路設計の時間とコストを劇的に低減することができる。

ＳＯＣは、例えばスタティックランダムアクセスメモリ（SRAM）モジュールのようなメモリを少なくとも１つと、接続されるべき入力／出力モジュールと、金属配線接続を介して構成されるロジックか、あるいは組み合わせロジックの再構成可能なモジュールとを有することに注目すべきである。さらに、ＳＯＣが異なる顧客からの多くの設計回路を含み、チップ上の全ての機能性は、その機能を実現する金属配線を使用することによって成し遂げられることに注目すべきである。

図４は、本発明の一実施例による、順応性のあるＳＯＣを使ったデバイスの生産を説明するフローチャート400を示す。フローチャートは、ステップ402で開始されるが、当該ステップは、例えば、ＳＯＣ100のような、１つあるいはそれ以上の順応性のあるＳＯＣを含む標準的再構成可能なMPWを前もって決められたＳＯＣ設計のために選択する。順応性のあるＳＯＣは、ある接続層の配置に依存する色々なデバイス中につくることができる。つまり、ＳＯＣのある機能は、接続層の配置に基づいて達成される。フローはステップ404に進み、そこでは、最終的なＳＯＣ設計の要求に合う全ての標準モジュールが選定される。フローは、ステップ406に進み、そこでは、最終的なＳＯＣ設計の要求に合わない全ての標準モジュールは選択されることなく、“接続される”こともない。次に、フローは、ステップ408に進み、そこでは、再構成可能なモジュールが、最終的なＳＯＣ設計を完成させるために最終の数金属層あるいは接続層で接続することでプログラムすることができる。例えば、再構成可能なモジュールをカスタム化させるために少なくとも最終的な1つの接続層が使われる。最終的な製造工程が実施される前に、要求される基板の領域を最小とするために、ステップ410でMPWは再配置かつパックすることができる。最終的に、ステップ412で、MPW上のＳＯＣは、最終製造工程でスケジュール化される。

まとめると、ＳＯＣが半導体回路設計に使用されるとき、１つあるいはそれ以上の顧客による確認された機能による１つあるいはそれ以上の標準モジュールが特定される。ＳＯＣの少なくとも１つの再構成可能なロジックモジュールは、１つあるいはそれ以上の接続層を介して１つあるいはそれ以上の接続をすることによって、プログラムされる。さらに、標準モジュールは、既に決められた回路設計に従って、プログラムされた再構成可能なロジックモジュールと接続される。完成された回路は、その後、最終的な利用のために確認される。標準的モジュールは、少なくとも１つのメモリモジュールと少なくとも１つの入力／出力モジュールを含み、再構成可能なロジックモジュールのプログラムと、配線の接続と層間の接続による接続が、製造フローの最後の数接続プロセスの中で実現されることがわかる。

ＳＯＣとして、メモリとロジック設計のカスタム化を可能にするのは、最終の接続工程（例えば、最終の２工程）を除いて完成された、標準的な確認済みのチップ基板である。標準的な確認済みのチップ基板は、確認された標準モジュールの選択と付加的なカスタムロジック、及びメモリと、相互の接続を介して、カスタム設計の多くに利用される。回路設計は、最終的なプロトタイプの設計で利用され相互接続される標準的モジュールを決める機能的要求を有する。基板内の全ての他のモジュールがプロトタイプのために利用されるわけではないが、それらはチップの内部に残される。カスタムロジックの再構成可能なカスタムモジュールの相互接続は、最終工程の数層を通して実現されることにより、ＳＯＣを完成するまでに必要なプロセス工程数を最小にし、プロトタイプの設計回路を導くために必要なプロセス工程数を最小にする。プロトタイプの回路設計の評価の後に、製品チップは、使用しないモジュールを再配置する要求される基板領域を最小にするための最終的なレイアウト変更のみが必要である。

上記の説明は、様々な実施例を提供するか、あるいは、本発明の様々な特徴を実行する実施例を提供するものである。構成と工程を示す明細書中の実施例は、本発明を明確にするための手助けとなるものであるが、勿論、これらは単に実施例に過ぎず、各請求項に記述された内容から本発明を限定するものではない。

ここで、本発明は、複数の実施例で説明，記述されたが、種々の改良・構造の変更が、ここで示した詳細な内容に限定されるものではない。種々の改良・構造の変更が、本発明の精神から逸脱することなく、また請求項と均等の意図と範囲内で可能である。従って、請求項に述べるように、広い範囲で、発明の範囲と一致した形で、添付の請求項は構築されるものである。

カスタム化前の再構成可能なＭＰＷ上の標準的な順応性のあるＳＯＣのレイアウトを示す図である。本発明の一実施例による、カスタム化後のカスタムＳＯＣのレイアウトを示す図である。本発明の一実施例による、ＳＯＣ製品チップのレイアウトを示す図である。本発明の一実施例による、再構成可能なモジュールを使ったＳＯＣ設計の製造方法を含むフローチャートを示す図である。

符号の説明

100 順応性のあるＳＯＣ
104 メモリモジュール
106 ロジックモジュール
108 データバス配置領域
200 カスタムＳＯＣ
300 ＳＯＣ製品チップ

Claims

マルチプロジェクトウェーハ上の半導体回路であって、
確認済みの機能を有する１つあるいはそれ以上の標準モジュールと、
１つの再構成可能なモジュールと、
あらかじめ決められた設計にしたがって、前記再構成可能なモジュールをプログラムし、このプログラムされた前記再構成可能なモジュールを前記標準モジュールと接続するための１つあるいはそれ以上の接続層とから構成され、
前記標準モジュールが、少なくとも１つのメモリモジュールと少なくとも１つの入力/出力モジュールを含むことを特徴とする半導体回路。
前記標準モジュールが、異なる顧客により設計されることを特徴とする請求項１記載の半導体回路。
前記標準モジュールが、利用に応じて蓄えられることを特徴とする請求項１記載の半導体回路。
前記接続層が、少なくとも製造フローの最後の配線プロセスで形成されることを特徴とする請求項１記載の半導体回路。
マルチプロジェクトウェーハ上に少なくとも１つの半導体回路を設計する半導体回路設計方法であって、
確認済みの機能を有する１つあるいはそれ以上の標準モジュールを供給するステップと、
少なくとも１つの再構成可能なモジュールを、１つあるいはそれ以上の接続層を介して１つあるいはそれ以上の接続を行なうことで、プログラムするステップと、
前記標準モジュールを、あらかじめ決められた設計にしたがって、プログラムされた前記再構成可能なモジュールと接続するステップとを有し、
前記標準モジュールが、少なくとも１つのメモリモジュールと少なくとも１つの入力/出力モジュールを含み、
プログラム前の前記標準モジュールと前記再構成可能なモジュールに、少なくとも１つの金属配線層を形成し、前記少なくとも１つの金属配線層の形成後に、１つあるいはそれ以上の接続層にて前記プログラムと接続のステップが行なわれることを特徴とする半導体回路設計方法。
前記標準モジュールが、異なる顧客により設計されることを特徴とする請求項５記載の半導体回路設計方法。
前記標準モジュールが、利用に応じて蓄えられることを特徴とする請求項５記載の半導体回路設計方法。
前記接続層が、金属配線と層間接続を含むことを特徴とする請求項５記載の半導体回路設計方法。
マルチプロジェクトウェーハ上の回路に基づき、製品ウェーハ上の不必要な標準モジュールを除去するステップをさらに有することを特徴とする請求項５記載の半導体回路設計方法。
システムオンチップ（ＳＯＣ）に適用可能なユニットであって、
１つあるいはそれ以上の顧客により設計され、確認済みの機能を有する１つあるいはそれ以上の標準モジュールと、
１つあるいはそれ以上の接続層を介して１つあるいはそれ以上の接続を行なうことで動作可能な１つあるいはそれ以上の機能を有する、少なくとも１つの再構成可能なモジュールとを有し、
前記標準モジュールと前記再構成可能なモジュールとの接続が、少なくとも、当該ＳＯＣユニットの最終的な接続層の１つで、あらかじめ決められた回路設計にしたがって行なわれることを特徴とするＳＯＣユニット。
前記標準モジュールが、利用に応じて蓄えられることを特徴とする請求項１０記載のＳＯＣユニット。
前記再構成可能なモジュールが、前記機能が動作する前に配置された少なくとも１つの金属層を有することを特徴とする請求項１０記載のＳＯＣユニット。
さらに、前記再構成可能なモジュールが、外部で書き込み可能なユニットを有することを特徴とする請求項１０記載のＳＯＣユニット。
前記再構成可能なモジュールが、ロジックユニットを有することを特徴とする請求項１０記載のＳＯＣユニット。
前記再構成可能なモジュールが、メモリユニットを有することを特徴とする請求項１０記載のＳＯＣユニット。
前記再構成可能なモジュールが、マスクで再構成可能なユニットを有することを特徴とする請求項１０記載のＳＯＣユニット。
前記マスクで再構成可能なユニットが、少なくとも１つの入力/出力ユニットを有することを特徴とする請求項１６記載のＳＯＣユニット。
前記再書き込み可能なモジュールが、パフォーマンスで再構成可能なユニットを有することを特徴とする請求項１６記載のＳＯＣユニット。
前記パフォーマンスで再構成可能なユニットが、クロックレートで再構成可能なユニットを有することを特徴とする請求項１８記載のＳＯＣユニット。