JP2007502014A - プログラマブルシステムオンチップ - Google Patents

Abstract

プログラマブルシステムオンチップ集積回路デバイスは、プログラマブルロジックブロックと、不揮発性メモリブロックと、アナログサブシステムと、アナログ入出力回路ブロックと、デジタル入出力回路ブロックとを備えている。プログラマブル相互接続構造は、プログラマブル素子と相互接続導体を備えている。プログラマブルロジックブロックの入力及び出力、不揮発性メモリブロック、アナログ回路ブロック、アナログ入出力回路ブロック、及び前記デジタル入出力回路ブロックがプログラム可能に相互接続され得るように、プログラマブル素子の内の１つが、プログラマブルロジックブロック、不揮発性メモリブロック、アナログサブシステム、アナログ入出力回路ブロック、デジタル入出力回路ブロック、及び相互接続導体に接続される。

Description

本発明は、集積回路に関するものである。更に特に、本発明は、プログラマブルロジックブロック、少なくとも１つのユーザ不揮発性メモリブロック、及び１つの半導体集積回路チップ、フリップチップ（flip chip）、対面配置（face-to-face）、または他の複数のダイ構造上のアナログ回路を備える、システムオンチップ（system-on-a-chip）集積回路デバイスに関するものである。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路が、当該技術において知られている。ＦＰＧＡは、あらゆる数のロジックモジュール、相互接続配線構造、及び選択的にロジックモジュールを相互に相互接続すると共に、ロジックモジュールの機能を定義するようにプログラムされ得るプログラマブル素子を備える。特定の回路機能を実装するために、回路は、アレイ（配列）にマップされると共に、適切なプログラマブル素子が、ユーザ回路を形成する必要な配線接続を実装するようにプログラムされる。

ＦＰＧＡは、その機能がプログラム可能である、セルまたはロジックブロックと呼ばれる汎用のロジック回路のアレイを備える。プログラマブルバスは、セルを相互に連結する。セルタイプは、複数変数のブール関数を実現することが可能である、小さな多機能回路（あるいは、設定可能な機能ブロック、または機能グループ）であり得る。セルタイプは、ゲートに制限されない。例えば、設定可能な機能ブロックは、一般的に、加算、減算等のようなロジック関数を構成するために使用され得るメモリセル及び接続トランジスタをＦＰＧＡの内部に備える。セルは、同様に、複数のフリップフロップを備えることができる。ＦＰＧＡデバイスにおいて見られる２種類のロジックセルは、マルチプレクサに基づくロジックセルと、プログラマブル読取専用メモリ（ＰＲＯＭ）のテーブル索引メモリに基づくロジックセルである。消去可能なＦＰＧＡは、何度も再プログラムされ得る。この技術は、新しい製品、及び小規模の製造に関するプロトタイプ設計を、開発及びデバッグする時に、とりわけ重宝する。

ＦＰＧＡ回路は、実質的にデジタル関数のあらゆるセットを実行するようにプログラムされ得る。入力信号は、プログラムされた回路によって、出力の所望のセットを生成するように処理される。ユーザシステムから提供されるそのような入力の流れは、入力バッファを通ると共に、回路を通り、出力バッファによって、最後にはユーザシステムに戻っていく。入力バッファ及び出力バッファは、入出力ポート（Ｉ／Ｏ）と言われる。そのようなバッファは、以下の電圧利得、電流利得、レベル変換、遅延、信号分離または信号ヒステリシスのような入出力（Ｉ／Ｏ）機能の一部もしくは全部を提供する。入出力ポートは、チップ間の通信のためのアクセスポイントを提供する。Ｉ／Ｏポートは、ＦＰＧＡに応じて複雑さが変わる。

ユーザプログラマブル相互接続技術における最近の進歩は、多種多様な組み合わせのロジック機能、及び順次的なロジック機能を実行するようにユーザによってカスタマイズされ得るＦＰＧＡの開発に帰着した。そのような集積回路に関する多数の構造が知られている。そのような構造の例は、“Freeman”に対する米国特許第4,870,302号明細書、“E1 Gamal”等に対する米国特許第4,758,745号明細書、“McCollum”等に対する米国特許第5,132,571号明細書において開示されているのが発見される。特別なＦＰＧＡ集積回路に使用される構造は、集積回路に配置された様々な回路素子の間で生成され得ると共に、その実用性に深く影響を及ぼす、可能な相互接続の豊富度、及び密度を決定することになる。

米国特許第4,870,302号明細書 米国特許第4,758,745号明細書 米国特許第5,132,571号明細書 米国特許第6,150,837号明細書 米国特許第5,821,776号明細書

伝統的に、ＦＰＧＡ、及び他のプログラマブルロジックデバイス（ＰＬＤ）は、ユーザによりプログラム可能なデジタルロジック機能を提供することを制限された。しかしながら、最近、ＦＰＧＡ製造業者は、彼らのデバイスに特定用途向け集積回路（ＡＳＩＣ）ブロックを加えるための実験をした（例えば、米国特許第6,150,837号明細書を参照）。そのようなＡＳＩＣブロックは、アナログ回路を備えていた（米国特許第5,821,776号明細書を参照）。更に、ＡＳＩＣ製造業者は、他の方法でハードウェア化されたデバイスに対してプログラム可能な機能性を加えるために、プログラマブルロジックブロックを彼らのデバイスに埋め込んだ（例えば、“Triscend Corporation”、“Adaptive Silicon Inc.”、及び“Chameleon Systems”によって提供された（または、以前は提供された）デバイスを参照）。

プログラマブルシステムオンチップ集積回路デバイスは、プログラマブルロジックブロックと、少なくとも１つの不揮発性メモリブロックと、アナログサブシステムと、アナログ入出力回路ブロックと、デジタル入出力回路ブロックとを備えている。プログラマブル相互接続構造は、プログラマブル素子と相互接続導体を備えている。プログラマブルロジックブロックの入力及び出力、不揮発性メモリブロック、アナログ回路ブロック、アナログ入出力回路ブロック、及び前記デジタル入出力回路ブロックがプログラム可能に相互接続され得るように、プログラマブル素子の内の１つが、プログラマブルロジックブロック、不揮発性メモリブロック、アナログサブシステム、アナログ入出力回路ブロック、デジタル入出力回路ブロック、及び相互接続導体に接続される。

本発明の特徴、及び利点の更に良い理解は、本発明の原理が利用される実例となる実施例を説明した、以下の本発明の詳細な説明、及び添付図面の参照によって得られることになる。

当業者は、本発明の以下の説明が、実例となるだけで、決して制限しないことを認識することになる。本発明の他の実施例は、そのような当業者に容易に提案されることになる。

用語“システムオンチップ”、または“ＳＯＣ”は、一般に、回路が個別のシリコンウエハー上で伝統的に構成された種類の回路である、１つのダイ上の複数の種類の集積回路を備える集積回路デバイスに関連する。

本発明の設計に基づいたＳＯＣ１０は、一般に、その主要な構成要素を示す、図１に描かれている構造レベルのブロック図において示される。図１において示されたように、本発明の実例となる実施例は、プログラマブルロジックブロック１２、少なくとも１つの不揮発性メモリブロック１４、アナログＡＳＩＣ回路ブロック１６ａ〜１６ｆ、デジタルＡＳＩＣ回路ブロック１８ａ〜１８ｆ、デジタル入出力（“Ｉ／Ｏ”）回路ブロック２０、及びアナログＩ／Ｏ回路ブロック２２を備える、システムオンチップ集積回路１０である。ＡＳＩＣは、“特定用途向け集積回路”に関連すると共に、プログラム可能であるか、書き込むことができるか、もしくは、デバイスの製造の後で別の方法で修正されるか、または設定されることができる回路ブロックと対照的に大規模にハードウェア化された回路ブロックを参照するために使用される。システムオンチップ集積回路１０は、同様に、システムコントローラ回路ブロック２４、及びクロック回路２６を備える。

プログラマブルロジックブロック１２は、ＦＰＧＡアレイであり得る。ＦＰＧＡアレイは、当該技術において良く知られていると共に、本発明の目的に関して、あらゆる種類のＦＰＧＡ回路ブロックが、本発明のシステムオンチップ集積回路１０内で使用されるように意図される。データ入力、及びデータ出力の数、そして、実装可能な組み合わせのロジック機能、及び順次的なロジック機能の数は、ＦＰＧＡアレイに使用されるＦＰＧＡ回路の特定の設計によって変わることになる。当業者は、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ：complex programmable logic device）のような他のプログラマブルロジックブロック、及び他のプログラマブルロジックブロックが本発明に使用され得るということを認識することになる。

不揮発性メモリブロック１４は、制限しない例として、フラッシュメモリセルのアレイ、及びアレイのためのメモリコントローラから形成され得る。フラッシュメモリセルは、当該技術において良く知られていると共に、本発明は、あらゆる特定の種類のフラッシュメモリセル、またはナノクリスタル（nanocrystal）、ＳＯＮＯＳ、固体電解質スイッチングデバイス、及び当業者によって評価されるであろう他の種類の技術のような、他の不揮発性メモリ技術の使用に制限されない。当業者は、本発明のいくつかの実施例において、不揮発性メモリブロック１４は、各々がそれ自身のメモリコントローラを備えて別々にアドレス指定できる複数のアレイに分割され得るということを認識することになる。データ入力、及びデータ出力の数は、そしてアドレス入力の数は、使用されるアレイのサイズによって変わることになる。

アナログＡＳＩＣ回路ブロック１６ａ〜１６ｆが図１で例証されるが、当業者は、図１における６つのアナログＡＳＩＣ回路ブロック１６ａ〜１６ｆの提供が、単なる実例であって、決して制限しないということに気付くことになる。本発明に基づくシステムオンチップ集積回路の実際の実施例は、任意の数のアナログＡＳＩＣ回路ブロックを備えることができる。アナログＡＳＩＣ回路ブロック１６ａ〜１６ｆは、もう１つの方法として“ハードウェア化された”回路あるいは回路ブロック、“マスクプログラマブル（mask programmable）”回路あるいは回路ブロック、または“ＡＳＩＣ”回路あるいは回路ブロックとして説明され得る。これらのアナログブロックは、同様に“アナログ周辺装置”と言われると共に、制限しない例として、デジタル／アナログ変換器（ＤＡＣ）、アナログ／デジタル変換器（ＡＤＣ）、アナログパルス幅変調器（ＰＷＭ）、ＭＯＳＦＥＴコントローラ、電圧基準回路、低−降圧出力（ＬＤＯ）レギュレータ、アナログマルチプレクサ（ＭＵＸ）、またはＲＦトランシーバを備えることができる。更に多くの汎用タイプの上述のアナログブロックに加えて、上述のように、更に特定の機能のための単独のアナログ回路ブロックが提供され得る。例えば、ハードウェア化された単独の電流監視回路、ハードウェア化された単独の温度監視回路、またはハードウェア化された単独の電圧監視回路が、提供され得る。単独のハードウェアのアナログブロックは、Ｉ／Ｏ回路を備えることができる。

埋め込まれたアナログ周辺装置は、同様に、プログラマブルロジックブロックにプログラムされたプログラマブル“ソフト”プロセッサコアによって、一般的なマイクロコントローラ（“ＭＣＵ”）機能を拡張するために使用され得る。当業者によって認識されることになるように、個々のアナログＡＳＩＣ回路ブロック１６ａ〜１６ｆの入力及び出力の数、そして入力及び出力の種類は、使用される回路の機能的な性質によって変わることになる。

デジタルＡＳＩＣ回路ブロック１８ａ〜１８ｆが図１で例証されるが、当業者は、図１における６つのデジタルＡＳＩＣ回路ブロック１８ａ〜１８ｆの提供が、単なる実例であって、決して制限しないということに気付くことになる。本発明に基づくシステムオンチップ集積回路の実際の実施例は、任意の数のデジタルＡＳＣ回路ブロックを備えることができる。デジタルＡＳＩＣ回路ブロック１８ａ〜１８ｆは、それらに制限されないが、状態機械（ステートマシーン）、アナログシーケンサ、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）のような回路ブロックを備えることができる。ハードウェアのデジタルブロックは、とりわけ、プログラマブルロジックと、デバイス上のメモリブロックとの間のインタフェースのようなインタフェースを実現するのに有益である。ＦＰＧＡ／メモリインタフェースは、不揮発性メモリコントローラについて説明する段落で、更に詳細に説明される。ハードウェアのデジタルブロックは、同様に、プログラマブルロジックまたはメモリブロックと、ハードウェアのアナログブロックとの間のインタフェースを実現するために使用されることができる。ハードウェアのデジタルブロックは、不揮発性メモリブロックの制御ブロックとして使用される。不揮発性メモリコントローラは、ここで更に詳細に説明される。

そのようなデジタルブロックは、そのようなデジタルブロックが現在の特定用途向け集積回路（ＡＳＩＣ）において実装される方法と類似した方法で実現され得る。ハードウェアのデジタル回路ブロックとして実装されることに加えて、各々のこれらの種類のブロックの全て、または一部分は、プログラマブルロジックに実装されることができ、“ソフトウェア”実装と呼ばれることもある。当業者によって認識されることになるように、個々のデジタルＡＳＩＣ回路ブロック１８ａ〜１８ｆの入力及び出力の数、そして入力及び出力の種類は、使用される回路の機能的な性質によって変わることになる。

システムオンチップ集積回路１０は、同様に、デジタルＩ／Ｏ回路ブロック２０を備える。デジタルＩ／Ｏ回路ブロック２０は、既知のＦＰＧＡ、及び同様の集積回路に一般的に使用されるような、従来のデジタルＩ／Ｏ回路構成を備えることができる。

システムオンチップ集積回路１０は、同様に、アナログＩ／Ｏ回路ブロック２２を備える。アナログＩ／Ｏ回路ブロック２２は、当該技術において良く知られている多数のアナログバッファ回路の内のいずれかを備えることができる。

システムオンチップ集積回路１０は、同様に、システムコントローラ回路ブロック２４を備える。システムコントローラ回路ブロック２４は、システムオンチップの様々な構成要素の電源投入順序、及び相互動作を管理することを含む、ＳＯＣデバイス内の他のブロックに関する主制御機能を提供する。更に、システムコントローラ回路ブロック２４は、リセット信号及びイネーブル信号のような、本発明のデバイスのデジタルＩ／Ｏ、またはアナログＩ／Ｏにより出力された信号によって、外部デバイスを制御することができる。システムコントローラ回路ブロック２４は、ＳＯＣデバイスの異なる機能を管理するための様々な回路を備える。いくつかの実施例において、これらの回路は、全てハードウェア化された回路ブロックで実現されることができ、一方、他の実施例において、いくつかの回路は、プログラマブルロジックブロック１２のプログラマブルロジックの部分において実現されることができる。プログラマブルロジックに制御機能を実装することの利点は、ユーザが、制御機能をユーザのアプリケーションに適応させることができることである。もし、ユーザが、チップデバイス上のシステムの外部にあるユーザのシステムの素子を制御するために、チップデバイス上のプログラマブルシステムを使用することを望む場合、これは、とりわけ有益である。

図１におけるシステムコントローラの実施例において、システムコントローラの回路の一部分は、ハードウェア化されたブロック内に実現されると共に、一部分はプログラマブルロジック内に実現される。図１において示されるシステムコントローラ回路ブロック２４は、電源投入制御回路、アナログ電源回路、電圧基準回路、及びシステム監視回路を備える。電源投入制御回路は、以下で更に詳細に説明されるように、電源投入の間ＳＯＣデバイスを管理するための回路構成を備える。

システムオンチップ集積回路１０は、同様に、クロック回路２６を備える。クロック回路２６は、１つ以上のクロックソース、及びクロック信号分配システムを備えることができる。本発明に従って製作されたあらゆるシステムオンチップ集積回路上で供給される、そのようなクロックの数は、設計上の選択に関わる問題である。そのような回路、及びシステムは、当該技術において良く知られている。

プログラマブルロジックブロック１２、不揮発性メモリブロック１４、アナログＡＳＩＣ回路ブロック１６ａ〜１６ｄ、デジタルＡＳＩＣ回路ブロック１８ａ〜１８ｄ、デジタル入出力（“Ｉ／Ｏ”）回路ブロック２０及びアナログＩ／Ｏ回路ブロック２２、システムコントローラ回路ブロック２４、そしてクロック回路２６の様々な回路素子の入力、及び出力は、システムオンチップ集積回路上で提供されるプログラム可能な相互接続導体のネットワークを通じてそれらの様々な入力、及び出力をプログラム的に相互に接続することにより、ユーザによって相互に接続されることができる。

図１のシステムオンチップ集積回路に使用され得る、実例となるプログラマブル相互接続構造の一部分の略図が図２に示される。図２は、実例となる相互接続構造の一部分を例証する。当業者は、図２は、大部分は概略的であると共に、事実上単純化され、そして本発明を、描写された特定の相互接続構造に決して制限しないということを理解することになる。

図２の検討から分かるように、本発明によって実現され得る実例となる相互接続構造は、システムオンチップ集積回路１０を備えるシリコンダイの表面上に配置された金属相互接続階層において垂直方向及び水平方向に走る相互接続導体を備えることができる。垂直方向及び水平方向の両方の相互接続導体は、図１のシステムオンチップ集積回路１０に配置された様々な回路素子の入力と出力との間の相互接続の形成における汎用性を許すために、分割されることができる。当該技術において知られているように、様々な相互接続導体は、可変長の導体であるか、または変更された長さに分割され得る。更に、フラットな相互接続システム、または階層的な相互接続システムが使用され得る。

垂直方向及び水平方向の相互接続導体のセグメントは、図２で示される丸で囲まれた“Ｘ”記号によって示されるユーザプログラマブル相互接続素子によって、プログラム的に結合されることができる。垂直方向及び水平方向の相互接続導体の個別の１つにより形成された交点は、同様に、ユーザプログラマブル相互接続素子によって生成される。ユーザプログラマブル相互接続素子は、当該技術において知られているような、１回限りプログラム可能なアンチヒューズ（antifuse）素子の形式であり得るか、または当該技術において知られているような、再プログラム可能なスイッチの形式であり得る。近頃の再プログラム可能な相互接続スイッチは、フラッシュメモリ、ＳＲＡＭ、及び他の知られている相互接続スイッチ技術のような技術を使用できる。

図２において示されるように、分割された水平方向の相互接続導体のグループ３０は、交点を形成するように、分割された垂直方向の相互接続導体のグループ３２を横切っているのが示される。当業者は、垂直方向の相互接続導体、及び水平方向の相互接続導体が、システムオンチップ集積回路の異なる金属相互接続階層に配置されるということを認識することになる。図２に示されるように、典型的な個々の水平方向の相互接続導体は、セグメント３４ａ、セグメント３４ｂ、セグメント３４ｃ、及びセグメント３４ｄから構成されると示されると共に、各隣接するセグメントは、ユーザプログラマブル相互接続素子３６、ユーザプログラマブル相互接続素子３８、及びユーザプログラマブル相互接続素子４０によって相互に接続される。図２に示されるように、同様に、典型的な個々の垂直方向の相互接続導体は、セグメント４２ａ、セグメント４２ｂ、セグメント４２ｃ、及びセグメント４２ｄから構成されると示されると共に、各隣接するセグメントは、ユーザプログラマブル相互接続素子４４、ユーザプログラマブル相互接続素子４６、及びユーザプログラマブル相互接続素子４８によって相互に接続される。

水平方向の相互接続導体セグメント３４ｄは、垂直方向の相互接続導体セグメント４２ｂと交差しているのが示される。これらの２つの相互接続導体セグメントの交差は、ユーザプログラマブル相互接続素子５０によって生成される。

ユーザプログラマブル相互接続素子の適切な１つをプログラミングすることよって、システムオンチップ集積回路上の回路素子の内の１つの出力と、システムオンチップ集積回路上の回路素子の内の別の１つの入力との間で、それらの間に接続を形成するように、導電路が形成され得る。当業者は、図２において描写された実例となる相互接続構造が、図１のロジックブロック１２のＦＰＧＡアレイのような領域上で、多かれ少なかれ規則的に出現し得ると共に、要求された接続機会に適合するように、図１のシステムオンチップ集積回路１０の他の領域、及び回路ブロックに関して、密度、パターン、及び／または方向の点で異なり得るということを認識することになる。

図３は、図１で示されるシステムオンチップ集積回路１０と類似した、その中にプログラマブルロジックブロック６２と、不揮発性メモリブロック６４と、アナログＡＳＩＣ回路ブロック６６ａ〜６６ｆと、デジタルＡＳＩＣ回路ブロック６８ａ〜６８ｆと、デジタル入出力（“Ｉ／Ｏ”）回路ブロック７０と、アナログＩ／Ｏ回路ブロック７２と、システムコントローラ回路ブロック７４と、クロック回路７６とを備える、システムオンチップ集積回路６０の構成図である。システムオンチップ集積回路６０は、同様に、揮発性メモリブロック７８（例えば、ＳＲＡＭブロック）を備える。図１において例証された実施例と同様に、図３において示された構成は、システムオンチップ集積回路の特徴セットを分かり易く示唆すると共に、回路ブロック、レイアウト、及び他の設計上の選択機能の数及び配置に関して制限することを意図していない。

ＦＰＧＡベースのシステムオンチップ集積回路８０の別の実施例が、図４において示される。図１及び図３で示された実施例と同様に、図４で示されたＦＰＧＡベースのシステムオンチップは、プログラマブルロジックブロック８２、不揮発性メモリブロック８４、アナログＡＳＩＣ回路ブロック８６ａ〜８６ｆ、デジタルＡＳＩＣ回路ブロック８８ａ〜８８ｆ、デジタル入出力（“Ｉ／Ｏ”）回路ブロック９０及びアナログＩ／Ｏ回路ブロック９２、システムコントローラ回路ブロック９４、そして、クロック回路９６を備える。図４のシステムオンチップ集積回路８０は、同様に、ＳＲＡＭブロック９８を備える。図４のシステムオンチップ集積回路８０は、同様に、マイクロプロセッサ１００を備える。図４の実施例において、フラッシュメモリブロック８４、及びＳＲＡＭブロック９８は、マイクロプロセッサの完全利用を可能にするのに十分に大きい。そのような実施例の例は、６４キロバイトのＳＲＡＭ、及び６４キロバイトのフラッシュメモリを備える、“８０５１ハードウェア組み込みコア”（１６ビットアドレス空間を有する１９７０年代に一般的であった８ビットマイクロプロセッサ）のようなマイクロプロセッサを備えることができる。本発明の１つの特徴によれば、ＳＲＡＭブロック９８、及びフラッシュメモリブロック８４を個別の小さなブロック（例えば、１キロバイト、２キロバイト、または４キロバイト）に構成すると共に、マイクロプロセッサ１００のアドレス空間に要望通りにプログラムされることを可能にすることは、有利であろう。そのような実施例において、プロセッサによって使用されないメモリブロックは、回路のＦＰＧＡブロック８２による使用のために割当てられるであろう。

本発明の他の特徴によれば、更に洗練されたマイクロプロセッサ、またはマイクロコントローラ、システムバス、及びタイマ、ＵＡＲＴ、ＳＲＡＭ、またはＤＲＡＭポート等のような他の機能が提供され得る。ＳＲＡＭは、マイクロプロセッサのためのＤＭＡモードの下で動作することができる。マイクロプロセッサ（ソフトウェアによる、もしくはハードウェアによる）を含むＦＰＧＡ、もしくは他のプログラマブルロジックデバイスは、プログラム記憶のためにメモリを必要とする。プログラム記憶メモリが決して変わらないので、オンボードＰＲＯＭプログラム記憶ブロックは、このタスクにとって有益である。ＰＲＯＭメモリには、それがＳＲＡＭよりはるかに密度が高いので、利点があると共に、いくらかの外部のソースからロードされる必要がない。しかしながら、ＰＲＯＭは非常に遅いかもしれず、従って、ＰＲＯＭ全体がＳＲＡＭに複写される必要がないように（恐らく並列に、もしくはバックグラウンドにおいて）ＰＲＯＭプログラムの記憶内容がロードされるＳＲＡＭキャッシュが、高速プロセッサに提供されることができる。プロセッサが、メモリのブロックを、それらが必要とされるキャッシュにダウンロードするための良く知られた方法がある。

ＳＲＡＭベースのＦＰＧＡは、１つのチップ内にマイクロコントローラ、及びフラッシュＦＰＧＡを統合することによって、一般的に、不揮発性メモリに格納されるビットストリームによって構成される。マイクロコントローラは、電源投入、もしくはオンザフライのシステム動作の間、特定のアプリケーションに対するＦＰＧＡ再構成の制御を必要とし得る。一方では、ＦＰＧＡにマイクロコントローラ（例えば）をセットアップさせるために、構成手順は逆転されることができ、例えば、もしシステムが動作中にタイムアウトするか、またはハングアップする場合、ＦＰＧＡは、マイクロコントローラへ、ハードリセットを要求する代りに、ソフトリセットを送ることができる。マイクロコントローラと、ＦＰＧＡブロックの両方は、同期的にアクセスされるためのデュアルポートＳＲＡＭとして設計され得る、オンチップＳＲＡＭを共有する。データの待ち時間を減少させるために、オンチップＳＲＡＭは、マイクロコントローラのためのＤＭＡモードの下で動作することができる。強力なフラッシュベースのＦＰＧＡオンチッププロセッサプラットホームを造るために、カスタマイズされた命令が、フラッシュメモリに実装され得るか、またはオンチップマイクロコントローラ、または外部のホストのいずれかを通じて、ＦＰＧＡブロックが、コプロセッサとして再構成され得る。

本発明の１つの特別な実施例は、非常に功を奏するフラッシュＦＰＧＡ構造を用いて、図１のプログラマブルロジックブロック１２として構成されることができる。そのような構造の例は、カリフォルニアのマウンテンビューにある“Ａｃｔｅｌ社”から入手できるＦＰＧＡ集積回路のＰｒｏＡＳＩＣラインにおいて発見され得る。進化したフラッシュＦＰＧＡコアを、埋め込まれたフラッシュメモリブロック、またはアナログ周辺装置と結合することによって、本発明に基づくシステムオンチップデバイスは、システム設計を非常に単純化すると共に、その結果、ボードスペースと、全体のシステムコストの両方を節約する。最先端のフラッシュメモリ技術は、非常に高密度の統合されたフラッシュアレイを提供すると共に、その結果、伝統的な代替手段であるＳＲＡＭベースのＦＰＧＡを構成するために、外部フラッシュチップの使用に関してかなりのコスト節減を提供する。複数のアナログ回路ブロックは、伝統的なＦＰＧＡアプリケーションを、単なるデジタル領域から、混合信号のアプリケーションに拡張する。十分に機能的なフラッシュマイクロコントローラユニット（ＭＣＵ）を実現するために、埋め込まれたフラッシュメモリ、及び統合されたアナログ回路ブロックが、統合されたソフト（すなわち、プログラマブルロジックから構成される）プロセッサと共に使用され得るか、または、進歩したアナログ回路ブロックが、システム、及び電源管理能力を提供するために、高速のＦＰＧＡロジックと共に使用され得る。

本発明のそのような実施例は、図５の構成図において例証される。ＳＯＣ１１０は、ロジックタイル、ルーティング、及びフラッシュセルスイッチ、及びプログラミング構造、及び当該技術において知られている技術を有するＦＰＧＡコア１１２を含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える。当該技術において知られているように、汎用の入出力（ＧＰＩＯ）回路１１６は、Ｉ／Ｏタイル１１４を通じて、ＦＰＧＡコア１１２に接続されることができる。

クロック発生回路ブロック１１８、及び分配システムは、クロック信号に関するオンチップ信号源を提供するために備えられる。クロック発生回路１１８は、ＲＣ発振器を備えることができる。これらの適度な精度（１〜２［％］）のクロック信号源の１つ以上は、完全にＳＯＣ１１０の中に含まれ得ると共に、内部のチャージポンプ、及びＮＶＭ（不揮発性メモリ）のイレース／プログラムタイミングのために使用されることができる。それらは、同様に、正確な周波数制御が必要とされないＦＰＧＡ、及び／または外部システムのためのクロックの信号源であり得る。本発明のＳＯＣ１１０におけるクロック発生回路ブロック１１８は、同様に、水晶発振器回路を備えることができる。この比較的高精度のクロック信号源（−１００［ＰＰＭ］）は、図５で示された１組のＩ／Ｏピンを通じて、ＳＯＣ１１０に接続され得る、安い外部のクリスタルを必要とする。クロック発生回路ブロック１１８は、全てのＦＰＧＡ、及びシステムクロック要求のために使用され得る。ＳＯＣは、更に１つ以上のフェーズロックドループ（ＰＬＬ）１２０を備えることができる。

更に、図５のＳＯＣ１１０のクロック発生回路ブロック１１８は、複数の内部の、もしくは外部のクロック信号源の間でのクリーンな切り替えを可能にするために、同様に、グリッチのない（glitchless）クロックマルチプレクサを備えることができる。グリッチのないクロックマルチプレクサは、オンチップのクロックで動作するシステムに選択可能な低電力（低周波）モードを提供するために、もしくはあらゆる他のアプリケーション理由でクロック間を切り替えるために、使用されることができる。これは、ＳＯＣが使用されるシステムにおいて、ボードスペースを節約し得ると共に、クリティカルシステム管理機能に信頼できるクロック信号源を提供する。実例となるクロックマルチプレクサは、図６を参照して説明されることになる。

ＦＰＧＡをプログラミングするためのフラッシュプログラミング回路１２２は、当該技術において知られているＦＰＧＡ回路の構成を定義するためのプログラミングデータをＪＴＡＧポート１２６を通じて入力するために、ＪＴＡＧ標準に従って設計されたＪＴＡＧ ＴＡＰコントローラ１２４に接続される。暗号化アルゴリズム／復号化アルゴリズムを実行する安全性回路が提供され得る。例えば、復号化回路１２８は、ＡＥＳ暗号化／復号化標準を実行するように設計されている回路であり得る。次世代標準暗号（“ＡＥＳ”：Advanced Encryption Standard）（“FIPS PUB 197”）国立標準技術研究所（ＮＩＳＴ）,“Gaithersburg”,“Maryland州”は、全米技術情報局（ＮＩＴＳ）,“5285 Port Royal Road”,“Springfield”,“Virginia州22161”から利用可能である。次世代標準暗号は、電子データを保護するために使用され得る暗号化アルゴリズムを指定する。ＡＥＳアルゴリズムは、情報をコード化（暗号化）して、復号化（解読）し得る対称的なブロック暗号である。ＡＥＳアルゴリズムは、１２８ビットのブロックデータを暗号化して、復号化するために、１２８ビット、１９２ビット、及び２５６ビットの暗号化キーを使用することが可能である。この標準において指定されたアルゴリズムは、ソフトウェア、ファームウェア、ハードウェア、または、それのあらゆる組み合わせにおいて実行されることができる。特定の実行は、アプリケーション、環境、使用される技術等のような、いくつかの要素によって変わり得る。暗号化は、ＦＰＧＡ構成情報、不揮発性メモリの内容等を保護するために使用され得る。

図１において、通常、ＦＰＧＡコアの低い方のエッジに沿って配置されるであろうＧＰＩＯ回路は、ＦＰＧＡコア１１２と他のＳＯＣ回路ブロックとの間の接続を生成するための内部インタフェース回路１３０によって置き換えられて示される。本発明の１つの特徴によれば、これらのＧＰＩＯ回路、及びインタフェースブロックは、同一のフットプリントを有する“タイル”の形式であり得る。

ＳＯＣ１１０は、同様に、少なくとも１つの不揮発性メモリ（ＮＶＭ）ブロックを備える。図５で示された本発明の実例となる実施例において、独立型のフラッシュメモリアレイである２個のＮＶＭブロック１３２、及びＮＶＭブロック１３４が存在する。本発明の別の特徴によれば、フラッシュメモリアレイは、好ましくは約６４［キロバイト］から約５１２［キロバイト］の間のサイズで分類される。フラッシュメモリアレイ１３２、及びフラッシュメモリアレイ１３４の各々は、それぞれがもう一方から独立して動作することを、及びＦＰＧＡコアから独立して動作することを可能にする、ビルトインの既知のチャージポンプ、及びプログラミング回路を備えている。１つより多いフラッシュメモリブロックの供給は、図５のＳＯＣ１１０が、同時に不揮発性メモリを使用する２つの個別のシステム機能を実行することを可能にする。図５で示された本発明の実例となる実施例において、正確な／信頼できるプログラミングのため、及び各フラッシュメモリアレイ１３２、及び各フラッシュメモリアレイ１３４の消去のために、オンチップクロック発生回路１１８からフラッシュメモリブロックに対してタイミング入力が提供される。

本発明の別の特徴によれば、ＦＰＧＡコア１１２内のデータソースからＦＰＧＡを通るパス、ＧＰＩＯ１１６を通じてＦＰＧＡコア１１２外のデータソースからＦＰＧＡコアを通るパスを含む、ＮＶＭブロック１３２、及びＮＶＭブロック１３４のためのいくらかの可能なＮＶＭプログラミングパスに関する設備が、（ＦＰＧＡプログラマのような）外部のＪＴＡＧマスタからＪＴＡＧポート１２４を通じて直接的に生成されると共に、ＪＴＡＧデータソースからＡＥＳブロック１２６によって復号化されたデータストリームに関する設備が生成される。ＮＶＭモジュールインタフェースに対するＦＰＧＡは、ＪＴＡＧに十分なバウンダリスキャンレジスタ（boundary scan register）のキャプチャ機能及び制御機能を提供する。バウンダリスキャンレジスタは、直接、ＮＶＭ入力に対する全てのコアを制御及びキャプチャできると共に、ある意味ではバウンダリスキャン技術において知られている全てのＮＶＭ出力をキャプチャできる。

本発明の別の特徴によれば、ＮＶＭブロック１３２、及びＮＶＭブロック１３４は、ＦＰＧＡメモリの電力投入の初期化、アナログ／デジタル変換器（ＡＤＣ）機能、システム全体の電力投入機能、マイクロコントローラ、またはマイクロプロセッサのためのプログラム保存、及び当該技術において知られているような一般的なデータ保存を提供するデータを適切に記憶するのに利用され得る。

図５のＳＯＣ１１０は、同様に、ＡＤＣ１３６を備える。本発明の１つの実例となる実施例によれば、ＡＤＣは、複数の多重化されたアナログ入力の内の１つから選択することができると共に、印加された電圧を同等のデジタル値に変換する。ＡＤＣは、同様に、選択可能な変換分解能（例えば、８ビット、１０ビット、または１２ビット変換）を有することができる。本発明の１つの実例となる実施例によれば、ＡＤＣ１３６の入力における電圧基準入力は、フルスケールの出力と対応する。更にここで開示されることになるように、ＡＤＣ１３６は、複数のアナログ電圧源が使用されることを可能にするために、その入力に接続されたマルチプレクサを備えることができる。ＡＤＣ１３６は、アナログＩ／Ｏ１３８に接続される。更にここで十分に開示されることになるように、アナログＩ／Ｏ１３８は、同様に、インタフェースタイル１３０に接続される。

図５のＳＯＣ１１０は、同様に、システム監視マスタブロック１４０を備える。システム監視マスタブロック１４０は、オンチップ電源投入ブロック１４２、アナログ電圧源チャージポンプ１４４、オンチップ電圧基準１４６、及びシステム監視ブロック１４８を備える。

図６を参照すると、本発明のＳＯＣで使用するのに適当であり、実例となるグリッチのないクロックマルチプレクサ１５０が示される。グリッチのないクロックマルチプレクサ１５０は、選択ライン１５６の使用によって、ライン１５２のクロックＡ入力とライン１５４のクロックＢ入力との間を選択するために使用されることができる。クロックＡ入力１５２は、データラッチ１５８、及びデータラッチ１６０のクロック入力、そしてＡＮＤゲート１６２の１つの入力を駆動する。選択ライン１５６は、その出力がデータラッチ１５８のデータ入力を駆動するＡＮＤゲート１６４の１つの入力に接続される。

同様に、クロックＢ入力１５４は、データラッチ１６６、及びデータラッチ１６８のクロック入力、そしてＡＮＤゲート１７０の１つの入力を駆動する。データラッチ１６８のデータ出力は、ＡＮＤゲート１７０のもう一方の入力を駆動する。選択ライン１５６は、その出力がデータラッチ１６６のデータ入力を駆動するＡＮＤゲート１７２の１つの（反転）入力に接続される。ＡＮＤゲート１７０の出力は、ＡＮＤゲート１６４のもう一方の（反転）入力を駆動すると共に、ＡＮＤゲート１６２の出力は、ＡＮＤゲート１７２のもう一方の（反転）入力を駆動する。ＡＮＤゲート１６２、及びＡＮＤゲート１７０の出力は、ＯＲゲート１７４の入力を駆動する。当業者は、図６の回路が、ＯＲゲート１７４の出力においてあらゆるグリッチを生成することなしに、クロック入力Ａとクロック入力Ｂとの間を選択することを可能にするということに気付くことになる。

上述のように、図５におけるアナログＩ／Ｏ回路１３８は、ＡＤＣ１３６に対する入力及び出力を提供するために使用される。図７において示された本発明の１つの実例となる実施例によれば、アナログＩ／Ｏ機能は、セットに集められることができる。アナログＩ／Ｏ回路１３８は、多くのこれらのセットを備えることができる。

図７で示されたアナログＩ／Ｏ回路のセットは４つの部材を備えている。当業者は、図７は単に実例となるだけであると共に、実際のＳＯＣにおけるＩ／Ｏ回路は、更に少ない、または更に多い部材を備えることができるということを認識することになる。図７で例証された実施例において、セットの第１の部材１８０は、Ｉ／Ｏパッド１８２に接続された電圧監視入力ブロックであり得る。Ｉ／Ｏパッド１８２は、ＡＤＣ１３６の入力（または、その入力マルチプレクサの１つの入力）に直接的な接続を有することができるか、またはバッファされたプリスケーラ回路１８４を通じてそれに接続されることができる。プリスケーラ回路１８４は、更にここで開示されることになるように、ｎ個の選択可能な値の内の１つにセットされた、プログラム可能な利得を有することができる。マルチプレクサ１８６は、直接入力と事前に増減された入力との間を選択するために使用される。マルチプレクサ１８６の選択入力は、ＦＰＧＡから制御されることができる。本発明のＳＯＣの別の特徴によれば、Ｉ／Ｏパッド１８２は、ＦＰＧＡコアに対する低性能デジタル入力として、デジタル入力回路１８８を通るように設定され得る。

セットの第２の部材１９０は、Ｉ／Ｏパッド１９２に接続された電流監視入力ブロックであり得る。Ｉ／Ｏパッド１８２のように、Ｉ／Ｏパッド１９２は、ＡＤＣ１３６の入力（または、その入力マルチプレクサの１つの入力）に直接的な接続を有することができるか、またはバッファされたプリスケーラ回路１９４を通じてそれに接続されることができる。プリスケーラ１８４のように、プリスケーラ１９４は、更にここで開示されることになるように、ｎ個の選択可能な値の内の１つにセットされた、プログラム可能な利得を有することができる。マルチプレクサ１９６は、Ｉ／Ｏパッド１９２からの直接入力と事前に増減された入力との間を選択するために使用される。マルチプレクサ１９６の選択入力は、ＦＰＧＡから制御されることができる。Ｉ／Ｏパッド１８２のように、Ｉ／Ｏパッド１９２は、ＦＰＧＡコアに対する低性能デジタル入力として、デジタル入力回路１９８を通るように設定され得る。

Ｉ／Ｏパッド１８２に関する機能と同じである機能に加えて、セットの部材１９０は、Ｉ／Ｏパッド１８２と、Ｉ／Ｏパッド１９２との間の差異を測定するために使用されることができる。これは、外部電源と直列に接続された小さな抵抗を横断する電圧降下を測定するために使用されることができる。Ｉ／Ｏパッド１９２は、増幅器２００の１つの入力に接続される。増幅器２００のもう一方の入力は、Ｉ／Ｏパッド１８２に接続される。増幅器２００の出力は、マルチプレクサ１９６の第３の入力に提示される。もし低い値（例えば０．１［オーム］）の抵抗（図７に図示せず）が、Ｉ／Ｏパッド１８２とＩ／Ｏパッド１９２との間に接続され、電圧源の電位がＩ／Ｏパッド１８２に接続されると共に、負荷がＩ／Ｏパッド１９２に続される場合、その抵抗を横断する電圧降下は、増幅器２００によって感知されて増幅され得る。その電圧降下は、抵抗を流れる電流と直接比例する。増幅器２００に関する実例となる構成は、図９を参照して示されると共に説明される。

セットの第３の部材２１０は、Ｉ／Ｏパッド２１２に接続された温度監視入力ブロックであり得る。Ｉ／Ｏパッド１８２のように、Ｉ／Ｏパッド２１２は、ＡＤＣ１３６の入力（または、その入力マルチプレクサの１つの入力）に直接的な接続を有することができるか、またはバッファされたプリスケーラ回路２１４を通じてそれに接続されることができる。プリスケーラ１８４のように、プリスケーラ２１４は、更にここで開示されることになるように、ｎ個の選択可能な値の内の１つにセットされた、プログラム可能な利得を有することができる。マルチプレクサ２１６は、Ｉ／Ｏパッド２１０からの直接入力と事前に増減された入力との間を選択するために使用される。マルチプレクサ２１６の選択入力は、ＦＰＧＡから制御されることができる。Ｉ／Ｏパッド１８２のように、Ｉ／Ｏパッド２１２は、ＦＰＧＡコアに対する低性能デジタル入力として、デジタル入力回路２１８を通るように設定され得る。

Ｉ／Ｏパッド１８２に関する機能と同じである機能に加えて、セットの部材２１０は、Ｉ／Ｏパッド２１２上の信号に関する温度監視回路として使用されることができる。このセットの部材２１０は、ダイオードのＩ−Ｖ特性の温度動作を利用することによって、外部のダイオードの温度を測定するように構成されることができる。温度監視回路２２０は、同様に、マルチプレクサ２１６の入力に接続されることができる。本発明のＳＯＣは、複数の温度監視回路を供給されることができる。本発明の一実施例によれば、多くの温度センサは、外部の温度（例えば、他のＩＣのジャンクション温度、または気温）を測定するためのものであると共に、１つはそれ自身のジャンクション温度を測定するためのものである。温度監視回路２２０は、図１０を参照して、更に詳細に説明される。

セットの第４の部材２３０は、Ｉ／Ｏパッド２３２に接続されたゲートドライバ出力ブロックであり得る。パワーＭＯＳＦＥＴゲートドライバ回路２３４は、ＦＰＧＡからＩ／Ｏパッド２３２を駆動する。各々、Ｉ／Ｏパッド２３２は、プルアップ抵抗２３６、及びプルアップ抵抗２３８のいずれかを通じて、Ｉ／Ｏパッド１９２、及び／またはＩ／Ｏパッド２１２に接続されることができる。当業者は、抵抗２３６及び抵抗２３８が、任意であることを認識することになる。任意のランプ抵抗２４０は、Ｉ／Ｏパッド２３２、またはＩ／Ｏパッド２１２に接続されることができる。ゲートドライバ回路２３４は、図１１を参照して、更に詳細に説明される。

本発明の一実施例によれば、プリスケーラ回路１８４、プリスケーラ回路１９４、及びプリスケーラ回路２１４は、外部の電圧を昇圧するか、または降圧するために提供される。図８を参照すると、プリスケーラ回路は、８つの要素の内の１つによって外部電圧を増減し得ることが示される。プリスケーラ回路は、電圧監視機能において、もしくはあらゆるアナログ入力機能において使用され得る。プリスケーラ回路は、カレントミラー回路に基づくことができる。カレントミラー回路の一次側は、Ｉ／Ｏパッド１９２とダイオード接続されたｎ−チャンネルＭＯＳトランジスタ２５２との間に接続された抵抗２５０を備える。ダイオード接続されたｎ−チャンネルＭＯＳトランジスタ２５２のゲート、及びドレインは、ｎ−チャンネルＭＯＳトランジスタ２５４、ｎ−チャンネルＭＯＳトランジスタ２５６、ｎ−チャンネルＭＯＳトランジスタ２５８、及びｎ−チャンネルＭＯＳトランジスタ２６０のゲートに接続される。ダイオード接続されたｎ−チャンネルＭＯＳトランジスタ２５２の幅と、ｎ−チャンネルＭＯＳトランジスタ２５４、ｎ−チャンネルＭＯＳトランジスタ２５６、ｎ−チャンネルＭＯＳトランジスタ２５８、及びｎ−チャンネルＭＯＳトランジスタ２６０の幅の比率は、所望の倍率を生じさせるために選択される。

ｎ−チャンネルＭＯＳトランジスタ２５４、ｎ−チャンネルＭＯＳトランジスタ２５６、ｎ−チャンネルＭＯＳトランジスタ２５８、及びｎ−チャンネルＭＯＳトランジスタ２６０のソースは、それぞれ、イネーブルｎ−チャンネルトランジスタ２６２、イネーブルｎ−チャンネルトランジスタ２６４、イネーブルｎ−チャンネルトランジスタ２６６、及びイネーブルｎ−チャンネルトランジスタ２６８を通じて、アースのような固定電位に接続される。イネーブルｎ−チャンネルトランジスタ２６２、イネーブルｎ−チャンネルトランジスタ２６４、イネーブルｎ−チャンネルトランジスタ２６６、及びイネーブルｎ−チャンネルトランジスタ２６８のゲートは、デコーダ回路２７０から駆動される。デコーダ回路２７０の制御ラインは、ＦＰＧＡアレイから駆動される。ｎ−チャンネルＭＯＳトランジスタ２５４、ｎ−チャンネルＭＯＳトランジスタ２５６、ｎ−チャンネルＭＯＳトランジスタ２５８、及びｎ−チャンネルＭＯＳトランジスタ２６０のドレインは、演算増幅器２７２の非反転入力に一緒に接続される。抵抗２７４は、演算増幅器２７２の利得を設定する。

本発明の１つの特徴によれば、以下の電圧倍率“0.20161”、“0.40322”、“0.80645”、“1.6129”、“3.2258”、“6.45161”、“12.90322”、及び“25.80645”が特に有益であることが発見された。これは、図５のＡＤＣ１３６のフルスケールの電圧が３．３［Ｖ］である場合に、特に有益である。これらの８つの倍率の選択は、ＦＰＧＡから提供される３ビットの２進制御信号によって制御される。これらのファクタを用いると、１６［Ｖ］は、倍率“0.20161”を使用して３．３［Ｖ］に降圧され得る（16×0.20161＝3.3）と共に、１２５［ｍＶ］は、倍率“25.80645”を使用して３．３［Ｖ］に昇圧され得る（0.125×25.80645＝3.3）。同様に、プリスケーラは、負の電圧を正の電圧に増減し得る（すなわち、“−１６［Ｖ］”は、３．３［Ｖ］に変換され得る）。従って、プリスケーラの機能は、ＡＤＣによって受け入れられる範囲に入力電圧を変換することである。ここで説明された典型的な倍率を使用する理由は、ＡＤＣのデジタル出力と１ミリボルトステップとの間の一致を達成するユーザ利便のためである。この開示の検討から、当業者は、あらゆる数の異なる倍率が選択され得ると認識することになる。

図７の増幅器２００に関する実例となる構成は、図９を参照して示されると共に説明される。外部抵抗２８０は、Ｉ／Ｏパッド１８２とＩ／Ｏパッド１９２との間に接続されることが示される。スイッチ２８２、スイッチ２８４、スイッチ２８６、及びスイッチ２８８の初期位置（図８に示される）によって、演算増幅器２９０のオフセット値がコンデンサ２９２に格納され、従って演算増幅器２９０の出力は近似的にアース電位である。同様にコンデンサ２９４、及びコンデンサ２９６は、外部抵抗２８０の右側の電圧レベルに充電されると共に、演算増幅器２９０の非反転入力はアース電位である。演算増幅器２９０の反転入力は、仮想アース電位である。スイッチ２８２、スイッチ２８４、スイッチ２８６、及びスイッチ２８８は、その次に、順番に切り替えられる（最初にスイッチ２８２、次にスイッチ２８４、次にスイッチ２８６、次にスイッチ２８８を切り替える）。全てのスイッチ２８２、スイッチ２８４、スイッチ２８６、及びスイッチ２８８がそれらの新しいポジションになった後で、外部抵抗２８０を横断する電圧降下は、“（Ｃ_２５６＋Ｃ_２５８）／Ｃ_２５８”によって定義された利得によって、演算増幅器２９０により増幅される。演算増幅器２９０の出力電圧はＡＤＣの入力に印加される。外部抵抗の値が知られているので、外部抵抗を流れる電流は知られている。図９の回路の構成は、演算増幅器２９０の電圧オフセットを増幅することを回避するという利点を有する。

図１０を参照して、温度監視回路２２０が更に詳細に説明される。この回路は、ダイオードに２つの異なる電流を強制的に流すと共に、ダイオードを横断する電圧降下の差異を測定する。その場合に、それはこの電圧を５倍に増幅すると共に、それをＡＤＣに送る。この増幅された電圧差異は、温度（ケルビン熱力学温度“°Ｋ”で表された）と直接一致する。

例えば、図１０で示されたように、（２５［℃］のダイオード温度に一致する）電圧差異５９．６［ｍＶ］は、１０［μＡ］及び１００［μＡ］の電流を、順次にダイオード３００を横断して強制的に流すことによって測定される。これは、５倍に増幅され、２９８［°Ｋ］（２５［℃］）と対応する２９８［ｍＶ］を与える。ダイオードは、Ｉ／Ｏパッド２１２に接続される。ダイオード３００がどちらの方向でも方向付けられることを可能にする、２つの電流の生成回路が示される。電流の信号源である第１の電流生成回路は、ｐ−チャンネルＭＯＳトランジスタ３０２、ｐ−チャンネルＭＯＳトランジスタ３０４、及びｐ−チャンネルＭＯＳトランジスタ３０６を備えると共に、“＋３．３ＶＤＣ”の供給電位とＩ／Ｏパッド２１２との間に直列に接続される第１の区間を有する。トランジスタ３０２のゲートは、正のバイアス電位に接続される。トランジスタ３０４のゲートは、アースに接続されると共に、トランジスタ３０６のゲートは、“Source/Sink”制御信号に接続される。トランジスタ３０２、トランジスタ３０４、及びトランジスタ３０６のサイズ、及び正のバイアス電位の値は、ダイオード３００に１０［μＡ］の電流を流れさせる（供給する）ように選択される。

第１の電流生成回路の第２の区間は、ｐ−チャンネルＭＯＳトランジスタ３０８、ｐ−チャンネルＭＯＳトランジスタ３１０、及びｐ−チャンネルＭＯＳトランジスタ３１２を備えると共に、“＋３．３ＶＤＣ”の供給電位とＩ／Ｏパッド２１２との間に直列に接続される。トランジスタ３０８のゲートは、正のバイアス電位に接続される。トランジスタ３１０のゲートは、制御信号“Ｓ”に接続されると共に、トランジスタ３１２のゲートは、“Source/Sink”制御信号に接続される。トランジスタ３０８、トランジスタ３１０、及びトランジスタ３１２のサイズ、及び正のバイアス電位の値は、ダイオード３００に追加の９０［μＡ］の電流を流れさせる（供給する）ように選択される。

同様に、電流を引き込む第２の電流生成回路は、ｎ−チャンネルＭＯＳトランジスタ３１４、ｎ−チャンネルＭＯＳトランジスタ３１６、及びｎ−チャンネルＭＯＳトランジスタ３１８を備えると共に、“−３．３ＶＤＣ”の供給電位とＩ／Ｏパッド２１２との間に直列に接続される第１の区間を有する。トランジスタ３１４のゲートは、負のバイアス電位に接続される。トランジスタ３１６のゲートは、正の電圧に接続されると共に、トランジスタ３１８のゲートは、“Source/Sink”制御信号に接続される。トランジスタ３１４、トランジスタ３１６、及びトランジスタ３１８のサイズ、及び負のバイアス電位の値は、ダイオード３００に１０［μＡ］の電流を流れさせる（引き込む）ように選択される。

第２の電流生成回路の第２の区間は、ｎ−チャンネルＭＯＳトランジスタ３２０、ｎ−チャンネルＭＯＳトランジスタ３２２、及びｎ−チャンネルＭＯＳトランジスタ３２４を備えると共に、“−３．３ＶＤＣ”の供給電位とＩ／Ｏパッド２１２との間に直列に接続される。トランジスタ３２０のゲートは、負のバイアス電位に接続される。トランジスタ３２２のゲートは、制御信号“Ｓ”に接続されると共に、トランジスタ３２４のゲートは、“Source/Sink”制御信号に接続される。トランジスタ３２０、トランジスタ３２２、及びトランジスタ３２４のサイズ、及び負のバイアス電位の値は、ダイオード３００に９０［μＡ］の電流を流れさせる（引き込む）ように選択される。

もし“Source/Sink”制御信号が“ロウ”である場合、電流供給トランジスタが動作する。もし“Source/Sink”制御信号が“ハイ”である場合、電流引き込みトランジスタが動作する。どちらの場合においても、回路の第１の区間（トランジスタ３０２、トランジスタ３０４、及びトランジスタ３０６、またはトランジスタ３１４、トランジスタ３１６、及びトランジスタ３１８のいずれか）はターンオンされ、１０［μＡ］の供給電流もしくは引き込み電流がダイオード３００を流れる。“Ｓ”（または“Ｓのバー”）信号がアサートされる場合、回路の第２の区間（トランジスタ３０８、トランジスタ３１０、及びトランジスタ３１２、またはトランジスタ３２０、トランジスタ３２２、及びトランジスタ３２４のいずれか）が同様にターンオンされ、合計で１００［μＡ］の供給電流もしくは引き込み電流がダイオード３００を流れる。

回路の残りの構成要素は、非反転入力がアースに接続された演算増幅器３２６、Ｉ／Ｏパッド２１２と演算増幅器３２６の反転入力との間に接続されたコンデンサ３２８、演算増幅器３２６の反転入力と、ｎ−チャンネルＭＯＳトランジスタ３３２を通じて演算増幅器３２６の出力との間に接続されたコンデンサ３３０を含む。図１０の例において、コンデンサ３２８は、コンデンサ３３０の容量の５倍の容量であると共に、回路の利得を決定する容量を有している。コンデンサ３３０は、演算増幅器３２６のオフセットを記憶し、従ってオフセットをキャンセルする。

コンデンサ３３０、及びトランジスタ３３２の共通接続部分は、ｎ−チャンネルＭＯＳトランジスタ３３４を通じてアースに接続される。トランジスタ３３２のゲートは、制御信号“Ｙのバー”に接続されると共に、トランジスタ３３４のゲートは、制御信号Ｙに接続される。ｎ−チャンネルＭＯＳトランジスタ３３６は、演算増幅器３２６の反転入力と出力との間に接続されると共に、制御信号Ｘに接続されたそのゲートを備える。ｎ−チャンネルＭＯＳトランジスタ３３８は、演算増幅器３２６の反転入力に接続されると共に、制御信号“Ｘのバー”に接続されたそのゲートを備える。制御信号Ｘ、Ｙ、“Ｙのバー”、及び“Ｓ”の相対的なタイミングは、図１０の右側に示される。タイミングシーケンスの前後におけるダイオード電圧の差異は、回路利得によって増幅されると共に、絶対温度に対応して、演算増幅器３２６の出力に現れる。

当業者は、回路動作の性質を変えずに、実際の電流供給レベル及び電流引き込みレベル、供給電圧値、回路利得が変えられ得るということを認識することになる。更に、そのような当業者は、シングルエンド形回路が図１０で示される一方、ダイオードを横断する電圧を測定するために、差動回路が使用され得るということを認識することになる。

ここで図１１を参照すると、図７のゲートドライブ回路２３４の動作が更に詳細に説明される。外部のパワーＭＯＳＦＥＴ３４０は、供給電位３４２に接続された信号源を備えている。そのゲートは、Ｉ／Ｏパッド２３２に接続されると共に、そのドレインは、Ｉ／Ｏパッド２１２、またはＩ／Ｏパッド１９２に接続される（図７参照）。もし供給電位３４２が正の値である場合、パワーＭＯＳＦＥＴ３４０は、ｐ−チャンネルデバイスとすることになると共に、もし供給電位３４２が負の値である場合、パワーＭＯＳＦＥＴ３４０は、ｎ−チャンネルデバイスとすることになる。抵抗２３６または抵抗２３８（再び図７を参照）は、ＳＯＣデバイスに配置されることができると共に、ゲートドライブ信号がＩ／Ｏパッド２３２に供給されない限りパワーＭＯＳＦＥＴ３４０がターンオフされることになるということを保証するために使用される。

演算増幅器３４４は、ｐ−チャンネルＭＯＳゲートドライブトランジスタ３４６のゲートを駆動する。ｐ−チャンネルＭＯＳゲートドライブトランジスタ３４６のドレインは、Ｉ／Ｏパッド２３２に接続される。ｐ−チャンネルＭＯＳゲートドライブトランジスタ３４６のソースは、ｐ−チャンネルＭＯＳイネーブルトランジスタ３４８を通じて、正の供給電位に接続される。演算増幅器３４４の非反転の入力は、抵抗３５０を通じて、Ｉ／Ｏパッド１９２（或いは、Ｉ／Ｏパッド２１２）経由でパワーＭＯＳＦＥＴ３４０のドレインに接続される。演算増幅器３４４の反転入力は、定電流源３５４によって駆動されるコンデンサ３５２に接続される。

同様に、演算増幅器３５６は、ｎ−チャンネルＭＯＳゲートドライブトランジスタ３５８のゲートを駆動する。ｎ−チャンネルＭＯＳゲートドライブトランジスタ３５８のドレインはＩ／Ｏパッド２３２に接続される。ｎ−チャンネルＭＯＳトランジスタゲートドライブ３５８のソースは、ｎ−チャンネルＭＯＳイネーブルトランジスタ３６０を通じて、負の供給電位に接続される。演算増幅器３５６の反転入力は、抵抗３５０を通じて、Ｉ／Ｏパッド１９２（或いはＩ／Ｏパッド２１２）経由で、パワーＭＯＳＦＥＴ３４０のドレインに接続される。演算増幅器３５６の非反転入力は、定電流源３６４によって駆動されるコンデンサ３６２に接続される。演算増幅器３４４の非反転入力、及び演算増幅器３５６の反転入力は、抵抗３６６を通じてアースに接続される。

図１１で示された例において、ｎ−チャンネルＭＯＳパワートランジスタ３４０が駆動される必要がある場合、ｐ−チャンネルイネーブルトランジスタ３４８がターンオンされる。ｎ−チャンネルＭＯＳパワートランジスタ３４０をターンオンするために、電流源３５４がターンオンされると共に、直線比率でコンデンサ３５２を充電する。コンデンサ３５２上の電圧は、演算増幅器３４８の出力において減少するランプ電圧を生じさせる負の利得によって増幅される。これは、ｐ−チャンネルＭＯＳパワートランジスタ３４０をターンオンするために、ｐ−チャンネルゲートドライブトランジスタ３４６のドレインにおいて減少するランプ電圧を生じさせる。ＭＯＳパワートランジスタ３４０上の最終のゲート電圧は、ゲートソース間抵抗２３６、またはゲートソース間抵抗２３８を横断するＩＲ電圧降下（IR drop）によって確立されると共に、ｐ−チャンネルイネーブルトランジスタ３４８を流れる電流によって決定される。もしｐ−チャンネルＭＯＳパワートランジスタをターンオンすることが望まれる場合、ｎ−チャンネルイネーブルトランジスタ３６０がターンオンされると共に、電流源３６４がターンオンされ、そして直線比率でコンデンサ３６２を充電する。コンデンサ３６２上の電圧は、演算増幅器３５６の出力において増加するランプ電圧を生じさせる正の利得によって増幅される。これは、ｐ−チャンネルＭＯＳパワートランジスタをターンオンするために、ｎ−チャンネルゲートドライブトランジスタ３５８のドレインにおいて増加するランプ電圧を生じさせる。抵抗３５０を通じて演算増幅器３４４、及び演算増幅器３５６に供給されたフィードバックは、負荷上の制御された傾斜比率（ramp rate）を保証する。

図１２をここで参照すると、特に本発明のＳＯＣにとって有益である内部インタフェース回路１３０（図５）の実例となる実施例が示される。当業者は、図１２に示される回路が、実例となるだけで、決して制限しないことに気付くことになる。そのような当業者は、他のインタフェース回路が使用され得ることを認識することになる。

内部インタフェース回路１３０（図５）は、それぞれが複数の異なる種類のインタフェース回路を有している複数の“タイル（tile）”を備えることができる。この開示の意図に関して、“タイル”は、モジュラーチップ設計を可能にするために入力及び出力が同じ物理的位置に配置されるレイアウトサブユニット（layout subunit）である。各タイプの回路の内の１つより多くが各タイルに含まれることができ、その正確な数は設計上の選択に関わる問題である。

例えば、一組のバッファ３７０、及びバッファ３７２が提供され得る。一緒に接続されたそれらの入力を有すると共に、独立して接続可能なそれらの出力を有するバッファ３７０、及びバッファ３７２が図１２で示される。バッファ３７０、及びバッファ３７２は、ＦＰＧＡコアのための入力バッファとして動作する。内部インタフェース回路１３０は、同様に、入力ノード３７６と出力ノード３７８との間に配置される反転バッファ３７４を備えることができる。第１のプログラマブル素子３８０は、バッファ３７４の入力と出力ノード３７８との間に接続される。第２のプログラマブル素子３８２は、バッファ３７４の出力と出力ノード３７８との間に接続される。バッファ３７４をバイパスするために、プログラマブル素子３８０がプログラムされ、プログラマブル素子３８２がプログラムされない状態に維持されて、入力ノード３７６は直接的に出力ノード３７８に接続される。バッファ３７４を回路に配置するために、プログラマブル素子３８２がプログラムされ、プログラマブル素子３８０がプログラムされない状態に維持されて、入力ノード３７６はバッファ３７４を通じて出力ノード３７８に接続される。バッファ３７４は、ＦＰＧＡコアのための出力バッファとして動作する。

更に、一組のプログラマブル素子３８４、及びプログラマブル素子３８６は、論理的な“ハイ”の電位と、論理的な“ロウ”の電位と間に、直列に接続されることができる。これらのプログラマブル素子の間の共通接続部分は、例えば図１１におけるトランジスタ３４８またはトランジスタ３６０のゲート、あるいは図７のマルチプレクサ１８６、マルチプレクサ１９６、マルチプレクサ２１６の制御ラインの内の少なくとも１つを駆動するための出力ノード３８８として使用される。

本発明の実例となる実施例によれば、ＡＤＣ１３６のアナログ部分のための電力は、３．３［Ｖ］であり得る。アナログＩ／Ｏ回路は、同様に、“＋／−３．３［Ｖ］”電源を使用することができる。これらの供給電圧は、ある意味では当該技術において知られているチャージポンプ回路を使用して、１．５［Ｖ］のＶｃｃ電源からチップ上で生成されることができる。もう一つの方法として、３．３［ボルト］がＳＯＣに供給されることができると共に、１．５［ボルト］は３．３［ボルト］から調整的に降圧することによってチップ上で生成されることができる。

高精度電圧が、ＡＤＣ１３６に対する基準電圧入力として必要とされるか、もしくはＡＤＣ１３６の中で生成されることができる。この電圧は、既知の手法を使用するオンチップバンドギャップ（Bandgap）電圧源から一定の基準で増減されることができる。そのようなバンドギャップ基準は、図１３で示される。第１のベース接地ＰＮＰトランジスタ３９０は、そのエミッタと演算増幅器３９４の出力との間に接続される抵抗３９２を備えている。第２のベース接地ＰＮＰトランジスタ３９６は、そのエミッタと演算増幅器３９４の出力との間に接続された一組の抵抗３９８及び抵抗４００を備えている。トランジスタ３９０のエミッタは、演算増幅器３９４の非反転入力に接続されると共に、抵抗３９８と抵抗４００の共通接続部分は、演算増幅器３９４の反転入力に接続される。演算増幅器３９４の出力電圧Ｖｒｅｆは、図１３で示された式によって与えられる。

バンドギャップ基準のための個別の電源は、ＦＰＧＡ信号源からの結合ノイズの危険性を減少させるのに有益である。バンドギャップ基準の出力は、同様に、チップ上で生成されたアナログ電源のレベルを制御するために使用されることができる。バンドギャップ基準の出力は、もし使用される特別な不揮発性メモリ（ＮＶＭ）が（例えばセンス増幅器のための）安定した基準電圧を必要とする場合、不揮発性メモリ（ＮＶＭ）ブロックに供給されることができる。バンドギャップ基準回路は、図５のＡＤＣ１３６と同様に、他のアナログブロックによって使用されることになる基準電圧を生成するために使用される。演算増幅器３９４は、必ずしも必要ではないが、３．３［Ｖ］チャージポンプによって有利に動作する。回路のＶｒｅｆ出力は、電圧−非依存、プロセス−非依存、そして温度−非依存であるが、演算増幅器に必須の最低の電圧源は、約１．３５［Ｖ］である。従って、それは、好ましくは、１．５［Ｖ］のＶｃｃではなく、３．３［Ｖ］チャージポンプによって供給される。

図１４を参照すると、図５のＡＤＣ１３６が更に詳細に示される。ＡＤＣ１３６は、当該技術において知られているコンデンサベースの逐次比較型（ＳＡＲ）ＡＤＣであり得る。ＡＤＣ１３６は、２つの部分、すなわちアナログ部分４１０とデジタル部分４１２とに分割される。アナログ部分４１０は、アナログマルチプレクサ４１４、コンデンサアレイ４１６、及び比較器４１８を備える。デジタル部分は、逐次比較レジスタ４２０、クロック分周器４２２、及び変換制御ロジック４２４を備える。同様に、当該技術において知られているように、校正ロジック４２６は、校正コンデンサアレイ４２８に接続される。

図１４で示された実例において、アナログマルチプレクサ４１４は、３２個の入力チャネルの内の１つを選択する。マルチプレクサの選択ラインを用いて一度チャンネルが選択されれば、それはサンプル位相の間にメインコンデンサアレイ４１６を充電する。その後で、コンデンサアレイを充電したサンプルされた入力は、既知の電圧と比較されると共に、比較結果に基づいて、それらのコンデンサは逐次比較アルゴリズムに従って切り替えられる。比較器４１８の２つの入力が等しいとき、逐次比較レジスタ４２０内のデータは、アナログ入力に相当するデジタル値である。クロック分周器、及びサンプル時間（それはプログラム可能である）は、この変換のスピードを決定する。

再び図５を参照すると、システム監視マスタブロック１４０は、全てのチップレベル、及びシステムレベルの電源投入／初期化／リセット機能を提供することを目的としている。電源投入制御回路は、以下で更に詳細に説明されることになるように、電源投入の間にＳＯＣデバイスを管理するための回路構成を備える。

アナログ電源回路は、ＳＯＣデバイスのプログラマブル素子をプログラムするための異なる電圧と同様に、ＳＯＣデバイスの様々な回路ブロックの動作に必要とされる電圧を供給するために、既知の電源、及び管理回路を備えることができる。図５で示された実施例において、プログラマブルロジックブロック、及びデジタルでハードウェア化されたブロックは、システムコントローラ回路ブロックから分離されたそれら自身の電源回路を備えている。この実施例において、システムコントローラ回路は、アナログ電源回路ブロック１４４を備えている。アナログ電源回路ブロック１４４は、ＳＯＣデバイス上の全てのブロックに対する電源入力を監視するための電源監視機能を実行するばかりでなく、電源をアナログブロックに供給する。アナログ電源回路は、電圧監視回路、チャージポンプ、及び電圧源回路を備える。これらの種類の回路は、全て当該技術において知られていると共に、ＡＳＩＣのような他の種類の半導体素子上で使用される。

アナログ電源回路１４４は、例えば、電圧基準回路、チャージポンプ、スイッチング電源、スイッチングレギュレータ、降圧／昇圧レギュレータ、及び電圧レギュレータを含むことができる電圧変換及び供給回路ブロックを備える。そのような回路の使用は、当業者によって知られている。ＳＯＣデバイスにおける異なる回路ブロックは、異なる電圧を必要とする可能性があり、これらの電圧は、ＳＯＣデバイスが一部分であるシステムによって供給される電圧と異なる可能性がある。従って、必要とされる電源を様々な構成要素に提供するために、当該技術において知られているように、電圧変換及び供給回路が実装されることができる。もし上述の回路によって必要とされ、一度、装置への電圧入力が昇圧されたか、もしくは降圧された場合、必要とされた電圧は、ハードウェアに組み込まれている電源ラインを経由してＳＯＣデバイスの様々な構成要素に提供される。

この開示の実例において、デバイスへの電圧入力は、３．３［Ｖ］であり得るが、しかしハードウェア化されたアナログ回路ブロックは、１．５［Ｖ］を必要とする可能性がある。従って、電圧変換及び供給回路は、適切な電圧をデジタル回路に供給するために、１．５［Ｖ］までデバイス入力電圧（Ｖｃｃ）を降圧する。これに代る方法として、１．５［Ｖ］がＳＯＣデバイスに供給されると共に、３．３［Ｖ］まで昇圧されるであろう。図で示された実施例において、プログラマブルロジックブロック、及び不揮発性メモリブロックのようなＳＯＣの他の素子は、システムコントローラ回路ブロックに含まれない個別の電圧変換及び供給回路を備えている。

アナログ電源回路１４４は、当該技術において知られているように、同様に、入力電圧を基準電圧と比較するための電圧監視回路を備えている。電圧監視回路は、入力として電圧基準信号（例えば、以下で説明する電圧基準回路からのバンドギャップ基準信号）を受信すると共に、ＳＯＣデバイス上の他の電圧源（例えば、プログラマブルロジックブロック電圧源、不揮発性メモリ電圧源、及びアナログ電圧源）をバンドギャップ基準と比較するためにそれを使用する。もし、監視された電圧源の電圧が基準電圧に対して劣っている（すなわち、所定の誤差範囲外にある）場合、電圧監視回路は、問題を示す信号を出力することができる。出力誤差信号は、ＳＯＣデバイスの、起動を遅らせるか、電源の切断を誘発するか、１つ以上のリセットを生成するか、割り込みをアサートするか、または動作を停止するために使用され得るであろう。

システムコントローラ回路に含まれる電圧基準回路１４６は、例えば、以前に図１３を参照して説明されたようなバンドギャップ基準回路か、または、正確な基準電圧を供給するために当業者において知られている他の種類の回路であり得る。バンドギャップ基準回路は、ＳＯＣデバイス上の他の回路による参照のための絶対的電圧出力を提供する。他の電源は、上述のように、基準電圧と比較され得る。電圧基準回路１４６は、電圧のレベルを変えるために、例えば演算増幅器、及びバッファのような他の回路を備えることができる。例えば、特定のＳＯＣデバイスにおける使用に応用され得る“California州”の“Sunnyvale”の“QualCore Logic社”から入手可能なバンドギャップ電圧基準回路のような、図１３で例証されたもの以外のバンドギャップ電圧基準回路が、本発明の他の実施例に使用されることができる。ＡＤＣ回路のような構成要素に高精度電圧入力を提供すると共に、他の回路からの結合ノイズの危険性を減少させるために、このバンドギャップ電圧基準回路は、プログラマブルロジックブロックのようなＳＯＣデバイス上の他の回路ブロックのために使用される一般的なバンドギャップ電圧源から分離されることができる。

電源投入制御回路１４２は、ＳＯＣデバイスの内部電源投入シーケンスを制御する。電源投入シーケンスは、電源がデバイスに供給されると、回路が適切な順番で適切な初期化を受けることを保証するために使用される。典型的な電源投入シーケンスは、図１５Ａの状態機械の図において示される。そのようなシーケンスの使用は、不適当な電圧（例えば、スパイクが原因による不十分な電圧、または過度の電圧）における回路動作、もしくは不適当なシーケンス（例えば、まだ初期化されない回路と通信しようとする動作中の回路）による回路動作に起因するエラー、またはＳＯＣデバイスに対するダメージの可能性を減少させる。電源投入制御回路１４２は、電源投入の間に回路をアクティブにするための十分な電圧が存在するかどうかを判定する回路を備える。これらの回路は、電源投入の間に電圧を監視することに加えて、同様に、ＳＯＣデバイスの動作の間に同じ電圧を監視するために使用され得る。典型的な起動シーケンスを示すタイミング図が図１５Ｂにおいて示される。

ここに示された例のような電源投入シーケンスを実行する電源投入制御回路１４２は、ハードウェア化された回路、またはハードウェア化された回路とプログラマブルロジックとの組み合わせにおいて実施されることができる。当該技術において知られているように、レギュレータ回路、チャージポンプ、電圧基準ジェネレータ等が、ハードウェア化された回路で実施されなければならず、一方シーケンス及び制御回路は、ハードウェア化された回路で実施されるか、もしくは、プログラマブルロジックブロックがアクティブにされる前にそれらが使用されることを必要とされない限り、プログラマブルロジックにおいてプログラムされることができる。

図５のシステム監視マスタブロックの更に詳細な構成図が図１６において示されたように、電源投入制御回路１４２は、適切な条件（例えば、タイミング、十分な電圧等）が満たされるとき、ＳＯＣデバイスの様々な素子をアクティブにするようにという信号を提供するために、標準の回路素子を使用する回路から構成されると示される。図１６で示された実施例において、電源投入制御回路は、基準電圧を供給する回路がアクティブであると共に、所定のパラメータの中で機能していることを示すための電圧基準良好回路４４０を備える。電源投入制御回路は、同様に、各電圧源（示された例における３．３［Ｖ］、及び１．５［Ｖ］）が良好である（アクティブであることを意味し、所定のパラメータの中で機能している）ことを示すための回路４４２及び回路４４４を備える。電源投入制御回路は、同様に、ＳＯＣデバイスの様々な構成要素に供給された電圧をフィルタ処理するために、例えば図１６で示されるＶｄｄフィルタ回路４４６のような電圧フィルタ回路を備えることができる。

電源を点検すると共に、管理することに加えて、電源投入制御回路は、プログラマブルロジックブロックをアクティブにするための回路（回路４４８）、及び不揮発性メモリブロックをアクティブにするための回路（回路４５０）のような、ＳＯＣデバイスの様々な構成要素をアクティブにするための回路を備え、その構成要素がアクティブになったかどうかを判定すると共に、その回路がアクティブになったことを示す信号を出力する。構成要素がアクティブであることを示す信号は、電源投入シーケンスにおいて、次のステップをアクティブにするために使用されることができる。図１６において同様に示されるのは、ＡＤＣの電源投入機能を管理するための回路である。明確に、ＡＤＣ基準良好回路４５２は、ＡＤＣに対する基準電圧入力が正確であることを示すと共に、ＡＤＣ校正回路４５４は、ＡＤＣが校正されていることを示す。

本発明の実施例の実際の実施例に使用される特別な回路は、特別なデバイスにおいて使用されるプログラマブルロジック、メモリ、アナログ及びデジタルでハードウェア化されたブロックの詳細によって変わることになる。電源投入制御機能を実行するように適合され得る標準の回路の例は、当該技術において知られていると共に、“California州”の“Sunnyvale”の“QualCore Logic社”、“California州”の“San Francisco”の“TriCN社”、または“Utah州”の“Salt Lake City”の“SliceX社”のような回路設計、及びＩＰ技術供与会社から入手可能である、マルチプレクサ、制御回路、電源監視回路、水晶発振器、バンドギャップ基準回路、演算増幅器、機器増幅器、チャージポンプ、フィルタ、電源レギュレータである。

図１７は、電源投入シーケンスにおける機能を早く実行するための電源投入制御回路４６０の一部分を示す。図１７において同様に示されるのは、電源投入回路と通信する、図１３の電圧基準（バンドギャップ）回路である。説明目的のために、図１７で示された電源投入回路は、１．５［ボルト］をＳＯＣデバイスのデジタル回路に供給するための１．５ボルトレギュレータ回路４６２、ＳＯＣデバイスのハードウェア化されたアナログ回路に負の電圧を供給するための−Ｖｅチャージポンプ回路４６４、フィルタ処理された電圧を必要とする回路（例えば、バンドギャップ電圧レギュレータ回路）にフィルタ処理された３．３［Ｖ］電圧源を供給するためのＶｄｄフィルタ回路４６６である。

更に特に、３．３［Ｖ］は、Ｉ／Ｏパッド４６８を通じてＳＯＣに供給されると共に、示されるように、１．５ボルトレギュレータ回路４６２に供給される。図１７から分かるように、Ｉ／Ｏパッド４６８は、同様に、−Ｖｅチャージポンプ回路４６４、及びＶｄｄフィルタ回路４６６に接続される。１．５ボルトレギュレータ回路４６２の１．５［Ｖ］出力は、Ｉ／Ｏパッド４７２を通じて、外部のエミッタフォロアＮＰＮトランジスタ４７０のベースを駆動する。外部のトランジスタ４７０の出力は、Ｉ／Ｏパッド４７４によって、１．５ボルトレギュレータ回路４６２にフィードバックされる。比較器４７６は、Ｉ／Ｏパッド４７４上の電圧が１．５ボルトレギュレータ４６２からの電圧によって設定された値を越えているとき、３．３［Ｖ］電圧源良好信号を生成する。比較器４７８は、Ｉ／Ｏパッド４７４上の電圧がＩ／Ｏパッド４７４の電圧から得られた設定値を越えているとき、１．５［Ｖ］電圧源良好信号を生成する。

−Ｖｅチャージポンプ回路４６４の出力は、Ｉ／Ｏパッド４８０に提示されると共に、Ｖｄｄフィルタ回路４６６の出力は、Ｉ／Ｏパッド４８２に提示される。

図１５Ａの電源投入シーケンスフローチャートにおいて示されたように、電源投入シーケンスにおいて生成された第１の信号は、バンドギャップ良好信号である。この信号は、バンドギャップ基準回路が、それが設計されている正確な、調整された電圧を出力しているということを示す。この電圧がデバイス上の他の回路のための基準であるので、それは、電源投入の間、最初に使用できることが要求される。バンドギャップ回路に対する電源入力が電源投入の間に増加するので、バンドギャップ回路によって出力された電圧は、バンドギャップ回路が出力するように設計されている電圧（基準電圧）以上に入力電圧が上昇するまで、ほぼ正確に入力電圧に一致する。デバイスのための基準電圧は、一般にＳＯＣデバイスの入力電圧（Ｖｃｃ）を下回っている。例えば、ＳＯＣデバイスのＶｃｃが３．３［ボルト］である場合、ＳＯＣデバイスのための基準電圧は、１．２［Ｖ］であり得る。

図１７で示された電源投入制御回路の一部分は、同様に、いつバンドギャップ基準回路４８８が正しいバンドギャップ出力電圧を出力しているかを示すためのしきい値ｐ−チャンネルＭＯＳトランジスタ４８４、及び小さな電流源４８６を備える。図１７で示された例において、バンドギャップ回路４８８は、Ｖｄｄフィルタ回路４６６からの電圧入力を受けると共に、バンドギャップ出力４９０経由で制御された電圧を出力する。しきい値トランジスタ４８４のソースは、Ｖｄｄフィルタ回路出力に接続されると共に、バッファ５００及び電流源４８６は、しきい値トランジスタ４８４のドレインに接続される。しきい値トランジスタ４８４のゲートは、バンドギャップ出力４９０に接続される。この構成において、バンドギャップ回路４８８に対する電圧入力が、バンドギャップ回路出力をｐ‐チャンネルしきい値トランジスタ４８４のしきい値以上に越えるとき、しきい値トランジスタ４８４はターンオンすることになる。一度、しきい値トランジスタ４８４がターンオンすると、電流がしきい値トランジスタ４８４を通じて流れると共に、バッファ５００によってバンドギャップ良好信号がアクティブにされる。これは、バンドギャップ回路４８８が適切な基準電圧を出力しているときまで、バンドギャップ回路４８８がアクティブと表示されないことを保証する。

しきい値トランジスタ４８４のしきい値は、当該技術において知られているように、トランジスタの配置、及び材料を変えることによって、所定の値に設計されることができる。正確なしきい値が温度によって異なるかもしれないので、トランジスタは、従って、分散が回路の基礎的な機能性を全く妨害しないように設計され得る。デバイスのための一般的な入力電圧が、基準電圧を十分に越える限り、この機能性は保たれ得る。バッファ５００とアースとの間に接続される、１［μＡ］のオーダの小さな電流源４８６は、しきい値トランジスタ４８４を流れる電流が、バンドギャップ良好信号がバッファ５００の出力においてアクティブにされる前に十分であることを保証する。一度、バンドギャップ良好信号がアクティブにされれば、デバイス上に利用可能な正確な基準電圧があることを示しており、電源投入制御回路における他の回路が、例えばそれらの入力電圧を既知の良好な基準電圧と比較することによって、それらの動作を開始することができる。

システムコントローラ回路ブロック１４０は、同様に、システム監視回路を備える。システム監視回路は、ハードウェア化された回路で実施されるか、プログラマブルロジックにプログラムされるか、または両方の組み合わせで実現されることができる。システム監視回路ブロック１４８は、ＳＯＣデバイスの電源投入に続いて、オンチップ（内蔵）信号及びオフチップ（外部）信号を管理する。一度、ＳＯＣデバイスが電源投入され、アクティブにされると、システム監視回路ブロックは、本発明のＳＯＣデバイスが一部分であるシステムの電源投入管理を実行することができると共に、動作中のシステム電圧を監視するための電圧監視回路の管理のような、他のシステム管理機能を提供する。システム監視ブロックは、例えば、システムコントローラ回路ブロック１４０内に備えられるハードウェア化されたＪＴＡＧインタフェース回路ブロック１２４、別のインタフェース標準に従って設計されているハードウェア化されたインタフェース、またはＳＯＣデバイスの汎用のＩ／Ｏによって、外部デバイスと通信することができる。

システム監視ブロック１４８は、当業者に知られている回路設計、及びプログラミング技術を使用して、ハードウェア化されるか、もしくはＳＯＣデバイスのプログラマブルロジック部分にプログラムされるかのいずれかである、例えば、マイクロプロセッサ、マイクロコントローラ、またはシステムコントロール状態機械のような、既知の回路を使用することができる。当業者に知られているように、これらの既知の回路は、外部デバイスの電源投入の順序付け、システムクロックの有効化、及びシステムリセットのようなシステム管理機能を実行する。更に、システムコントローラに機能性を追加するために、既知のレベル比較回路、フィルタ回路、外部デバイスコントロール回路が、プログラマブルロジックに実装され得るか、またはＳＯＣデバイス内にハードウェア化され得る。システム監視回路の特別な実施例は、ユーザシステムに非常に依存することになると共に、従って、回路の大部分をプログラマブルロジックに実装することが望ましい。例えば、異なるユーザシステムは、様々な電圧で動作する、監視されるべき異なる数の電源を備えることができる。ユーザは、システム監視回路を、ユーザの特別なシステムのパラメータに適合するように構成することができる。

例えば、システム監視回路１４８は、ＡＤＣシーケンサ回路と呼ばれる、電源投入、及び電源監視のための専門のマイクロコントローラタイプの回路を備えるように構成されることができる。システム電圧は、基準電圧と同様に、電圧をプログラマブルロジックブロックに入力されるデジタル値に変換するＡＤＣに入力されることができる。プログラマブルロジックブロックにプログラムされたＡＤＣシーケンサ回路は、デジタル値を比較すると共に、ＳＯＣデバイスから出力される信号によってシステム素子を制御するために比較結果を使用することができる。

本発明の実施例、及びアプリケーションが示されると共に説明された一方、上述のものより更に多くの変更が、ここでの発明概念からはずれずに可能であるということは、当業者にとって明白であろう。従って、本発明は、添付されたクレームの精神を除いて制限されるべきではない。

本発明の１つの特徴に基づいたシステムオンチップの１つの実例となる実施例の構成図である。 ユーザ回路システムを形成するように、図１のシステムオンチップの様々な回路素子の入力及び出力を相互接続するために使用され得る、実例となる相互接続構造の一部分の略図である。 ＳＲＡＭブロックのような揮発性メモリブロックを備えるシステムオンチップの別の実例となる実施例の構成図である。 プログラマブルロジックブロックに対する非常に功を奏するフラッシュＦＰＧＡ構造の使用に基づく、システムオンチップの別の実例となる実施例の構成図である。 プログラマブルロジックブロックに対するフラッシュＦＰＧＡ構造の使用に基づく、システムオンチップの別の実例となる実施例の構成図である。 本発明のＳＯＣで使用するのに適当な実例となるグリッチがないクロックマルチプレクサの構成図である。 本発明の１つの実例となる実施例に基づく、セットに集められたアナログＩ／Ｏ機能回路を示す図５のＳＯＣの一部分の構成図である。 ８つの要素の内の１つによって外部の電圧を増減し得るプリスケーラ回路の図である。 図７の増幅器に関する実例となる構成の図である。 図７のアナログＩ／Ｏ機能回路において有効に使用され得る実例となる温度監視回路の図である。 図７のアナログＩ／Ｏ機能回路において有効に使用され得る実例となるゲートドライブ回路の図である。 本発明のＳＯＣにとって特に有益である、図５で提供される内部インタフェース回路の実例となる実施例の図である。 本発明のＳＯＣで使用され得る実例となるバンドギャップ基準の構成図である。 図５で示されたアナログ／デジタル変換器の更に詳細な図である。 典型的なＳＯＣ内部電源投入シーケンスを示す電源投入シーケンス状態機械フローチャートである。 典型的なＳＯＣ内部電源投入シーケンスを示すタイミング図である。 図５で提供されたシステム監視マスタブロック１４０の更に詳細な構成図である。 本発明のＳＯＣの電源投入シーケンスにおける機能を実行するための実例となる電源投入制御回路を示す図である。

符号の説明

１０ システムオンチップ集積回路
１２ プログラマブルロジックブロック
１４ 不揮発性メモリブロック
１６ａ〜１６ｆ アナログＡＳＩＣ回路ブロック
１８ａ〜１８ｆ デジタルＡＳＩＣ回路ブロック
２０ デジタル入出力（“Ｉ／Ｏ”）回路ブロック
２２ アナログＩ／Ｏ回路ブロック
２４ システムコントローラ回路ブロック
２６ クロック回路
３０ 水平方向の相互接続導体のグループ
３２ 垂直方向の相互接続導体のグループ
３４ａ、３４ｂ、３４ｃ、３４ｄ セグメント
３６、３８、４０ ユーザプログラマブル相互接続素子
４２ａ、４２ｂ、４２ｃ、４２ｄ セグメント
４４、４６、４８ ユーザプログラマブル相互接続素子
６０ システムオンチップ集積回路
６２ プログラマブルロジックブロック
６４ 不揮発性メモリブロック
６６ａ〜６６ｆ アナログＡＳＩＣ回路ブロック
６８ａ〜６８ｆ デジタルＡＳＩＣ回路ブロック
７０ デジタル入出力（“Ｉ／Ｏ”）回路ブロック
７２ アナログＩ／Ｏ回路ブロック
７４ システムコントローラ回路ブロック
７６ クロック回路
７８ 揮発性メモリブロック
８０ システムオンチップ集積回路
８２ プログラマブルロジックブロック
８４ 不揮発性メモリブロック
８６ａ〜８６ｆ アナログＡＳＩＣ回路ブロック
８８ａ〜８８ｆ デジタルＡＳＩＣ回路ブロック
９０ デジタル入出力（“Ｉ／Ｏ”）回路ブロック
９２ アナログＩ／Ｏ回路ブロック
９４ システムコントローラ回路ブロック
９６ クロック回路
９８ ＳＲＡＭブロック
１００ マイクロプロセッサ
１１０ ＳＯＣ
１１２ ＦＰＧＡコア
１１４ Ｉ／Ｏタイル
１１６ 汎用の入出力（ＧＰＩＯ）回路
１１８ クロック発生回路ブロック
１２０ フェーズロックドループ（ＰＬＬ）
１２２ フラッシュプログラミング回路
１２４ ＪＴＡＧ ＴＡＰコントローラ
１２６ ＪＴＡＧポート（ＡＥＳブロック）
１２８ 復号化回路
１３０ 内部インタフェース回路（インタフェースタイル）
１３２、１３４ ＮＶＭブロック（フラッシュメモリアレイ）
１３６ ＡＤＣ
１３８ アナログＩ／Ｏ
１４０ システム監視マスタブロック
１４２ オンチップ電源投入ブロック
１４４ アナログ電圧源チャージポンプ
１４６ オンチップ電圧基準
１４８ システム監視ブロック
１５０ クロックマルチプレクサ
１５２ クロックＡ入力ライン
１５４ クロックＢ入力ライン
１５６ 選択ライン
１５８、１６０、１６６、１６８ データラッチ
１６２、１６４、１７０、１７２ ＡＮＤゲート
１７４ ＯＲゲート
１８０ 電圧監視入力ブロック
１８２ Ｉ／Ｏパッド
１８４ プリスケーラ回路
１８６ マルチプレクサ
１８８ デジタル入力回路
１９０ 電流監視入力ブロック
１９２ Ｉ／Ｏパッド
１９４ プリスケーラ回路
１９６ マルチプレクサ
１９８ デジタル入力回路
２００ 増幅器
２１０ 温度監視入力ブロック
２１２ Ｉ／Ｏパッド
２１４ プリスケーラ回路
２１６ マルチプレクサ
２１８ デジタル入力回路
２２０ 温度監視回路
２３０ ゲートドライバ出力ブロック
２３２ Ｉ／Ｏパッド
２３４ パワーＭＯＳＦＥＴゲートドライバ回路
２３６、２３８ プルアップ抵抗
２４０ ランプ抵抗
２５０ 抵抗
２５２、２５４、２５６、２５８、２６０ ｎ−チャンネルＭＯＳトランジスタ
２６２、２６４、２６６、２６８ イネーブルｎ−チャンネルトランジスタ
２７０ デコーダ回路
２７２ 演算増幅器
２７４ 抵抗
２８０ 外部抵抗
２８２、２８４、２８６、２８８ スイッチ
２９０ 演算増幅器
２９２、２９４、２９６ コンデンサ
３００ ダイオード
３０２、３０４、３０６ トランジスタ
３０８、３１０、３１２ ｐ−チャンネルＭＯＳトランジスタ
３１４、３１６、３１８、３２０、３２２、３２４ ｎ−チャンネルＭＯＳトランジスタ
３２６ 演算増幅器
３２８、３３０ コンデンサ
３３２ トランジスタ
３３４、３３６、３３８ ｎ−チャンネルＭＯＳトランジスタ
３４０ パワーＭＯＳＦＥＴ
３４２ 供給電位
３４４ 演算増幅器
３４６ ｐ−チャンネルＭＯＳゲートドライブトランジスタ
３４８ ｐ−チャンネルＭＯＳイネーブルトランジスタ
３５０ 抵抗
３５２ コンデンサ
３５４ 定電流源
３５６ 演算増幅器
３５８ ｎ−チャンネルＭＯＳゲートドライブトランジスタ
３６０ ｎ−チャンネルＭＯＳイネーブルトランジスタ
３６２ コンデンサ
３６４ 定電流源
３６６ 抵抗
３７０、３７２ バッファ
３７４ 反転バッファ
３７６ 入力ノード
３７８ 出力ノード
３８０ 第１のプログラマブル素子
３８２ 第２のプログラマブル素子
３８４、３８６ プログラマブル素子
３８８ 出力ノード
３９０ ベース接地ＰＮＰトランジスタ
３９２ 抵抗
３９４ 演算増幅器
３９６ ベース接地ＰＮＰトランジスタ
３９８ 抵抗
４００ 抵抗
４１０ アナログ部分
４１２ デジタル部分
４１４ アナログマルチプレクサ
４１６ コンデンサアレイ
４１８ 比較器
４２０ 逐次比較レジスタ
４２２ クロック分周器
４２４ 変換制御ロジック
４２６ 校正ロジック
４２８ 校正コンデンサアレイ
４４０ 電圧基準良好回路
４４２、４４４ 回路
４４６ Ｖｄｄフィルタ回路
４４８ ＰＬＢ良好回路
４５２ ＡＤＣ基準良好回路
４５４ ＡＤＣ校正回路
４６０ 電源投入制御回路
４６２ １．５ボルトレギュレータ回路
４６４ −Ｖｅチャージポンプ回路
４６６ Ｖｄｄフィルタ回路
４６８ Ｉ／Ｏパッド
４７０ エミッタフォロアＮＰＮトランジスタ
４７２、４７４ Ｉ／Ｏパッド
４７６、４７８ 比較器
４８０、４８２ Ｉ／Ｏパッド
４８４ しきい値ｐ−チャンネルＭＯＳトランジスタ
４８６ 小さな電流源
４８８ バンドギャップ基準回路
４９０ バンドギャップ出力
５００ バッファ

Claims (26)

1. プログラマブルロジックブロックと、
   デジタル入出力回路ブロックと、
   不揮発性メモリブロックと、
   アナログ回路ブロックと、
   アナログ入出力回路ブロックと、
   プログラマブル素子及び相互接続導体を有するプログラマブル相互接続構造とを備え、
   前記プログラマブルロジックブロックの入力及び出力、前記不揮発性メモリブロック、前記アナログ回路ブロック、前記アナログ入出力回路ブロック、及び前記デジタル入出力回路ブロックがプログラム可能に相互接続され得るように、前記プログラマブル素子の内の１つが、前記プログラマブルロジックブロック、前記不揮発性メモリブロック、前記アナログ回路ブロック、前記アナログ入出力回路ブロック、前記デジタル入出力回路ブロック、及び前記相互接続導体に接続される
   ことを特徴とするプログラマブルシステムオンチップ集積回路デバイス。
2. スタティックランダムアクセスメモリブロックを更に備え、
   前記プログラマブル相互接続構造が、前記スタティックランダムアクセスメモリブロックに接続される
   ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
3. 前記スタティックランダムアクセスメモリブロックが、少なくとも２つのサブブロックに設定される
   ことを特徴とする請求項２に記載のプログラマブルシステムオンチップ集積回路デバイス。
4. マイクロコントローラブロックと、
   スタティックランダムアクセスメモリブロックとを更に備え、
   前記プログラマブル相互接続構造が、前記マイクロコントローラブロックと、前記スタティックランダムアクセスメモリブロックとに接続される
   ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
5. 前記スタティックランダムアクセスメモリブロックが、少なくとも２つのサブブロックに設定される
   ことを特徴とする請求項４に記載のプログラマブルシステムオンチップ集積回路デバイス。
6. マイクロプロセッサブロックと、
   スタティックランダムアクセスメモリブロックとを更に備え、
   前記プログラマブル相互接続構造が、前記マイクロプロセッサブロックと、前記スタティックランダムアクセスメモリブロックとに接続される
   ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
7. 前記スタティックランダムアクセスメモリブロックが、少なくとも２つのサブブロックに設定される
   ことを特徴とする請求項６に記載のプログラマブルシステムオンチップ集積回路デバイス。
8. 前記不揮発性メモリブロックが、フラッシュメモリを備える
   ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
9. 前記のアナログ回路ブロックが、アナログ／デジタル変換器を備える
   ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
10. 前記アナログ回路ブロックが、Ｉ／Ｏパッドに接続された少なくとも１つの温度感知回路を更に備える
    ことを特徴とする請求項９に記載のプログラマブルシステムオンチップ集積回路デバイス。
11. 前記少なくとも１つの温度感知回路が、プログラマブル電圧プリスケーラ回路を備える
    ことを特徴とする請求項１０に記載のプログラマブルシステムオンチップ集積回路デバイス。
12. 前記Ｉ／Ｏパッドに接続されたデジタル入力回路を更に備える
    ことを特徴とする請求項１０に記載のプログラマブルシステムオンチップ集積回路デバイス。
13. 前記アナログ回路ブロックが、Ｉ／Ｏパッドに接続された少なくとも１つの電圧感知回路を更に備える
    ことを特徴とする請求項９に記載のプログラマブルシステムオンチップ集積回路デバイス。
14. 前記少なくとも１つの電圧感知回路が、プログラマブル電圧プリスケーラ回路を備える
    ことを特徴とする請求項１３に記載のプログラマブルシステムオンチップ集積回路デバイス。
15. 前記Ｉ／Ｏパッドに接続されたデジタル入力回路を更に備える
    ことを特徴とする請求項１３に記載のプログラマブルシステムオンチップ集積回路デバイス。
16. 前記アナログ回路ブロックが、第１のＩ／Ｏパッド及び第２のＩ／Ｏパッドに接続された少なくとも１つの電流感知回路を更に備える
    ことを特徴とする請求項９に記載のプログラマブルシステムオンチップ集積回路デバイス。
17. 前記少なくとも１つの電流感知回路が、プログラマブル電圧プリスケーラ回路を備える
    ことを特徴とする請求項１６に記載のプログラマブルシステムオンチップ集積回路デバイス。
18. 前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドの内の少なくとも１つに接続されたデジタル入力回路を更に備える
    ことを特徴とする請求項１６に記載のプログラマブルシステムオンチップ集積回路デバイス。
19. 前記アナログ回路ブロックが、Ｉ／Ｏパッドに接続された少なくとも１つのプログラマブルＭＯＳＦＥＴゲートドライブ回路を更に備える
    ことを特徴とする請求項９に記載のプログラマブルシステムオンチップ集積回路デバイス。
20. 前記アナログ回路ブロックが、
    第１のＩ／Ｏパッドに接続された少なくとも１つのＭＯＳＦＥＴゲートドライブ回路と、
    第２のＩ／Ｏパッドに接続された少なくとも１つの電圧感知回路と、
    前記第２のＩ／Ｏパッド及び第３のＩ／Ｏパッドに接続された少なくとも１つの電流感知回路と、
    第４のＩ／Ｏパッドに接続された少なくとも１つの温度感知回路とを更に備える
    ことを特徴とする請求項９に記載のプログラマブルシステムオンチップ集積回路デバイス。
21. 前記第２のＩ／Ｏパッド、前記第３のＩ／Ｏパッド、及び前記第４のＩ／Ｏパッドの内の１つに接続されたデジタル入力回路を更に備える
    ことを特徴とする請求項２０に記載のプログラマブルシステムオンチップ集積回路デバイス。
22. 前記不揮発性メモリブロックが、
    ユーザ設定の回路に対してプログラム可能に接続され得る第１のセグメントと、
    ユーザ設定の回路に対してプログラム可能に接続され得ない第２のセグメントとを備える
    ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
23. バンドギャップ基準回路を更に備える
    ことを特徴とする請求項１に記載のプログラマブルシステムオンチップ集積回路デバイス。
24. プログラマブルロジックブロックと、
    デジタル入出力回路ブロックと、
    不揮発性メモリブロックと、
    アナログ回路ブロックと、
    アナログ入出力回路ブロックと、
    プログラマブル素子及び相互接続導体を有するプログラマブル相互接続構造と、
    前記プログラマブルロジックブロック、前記デジタル入出力回路ブロック、前記不揮発性メモリブロック、前記アナログ回路ブロック、及び前記アナログ入出力回路ブロックに所定の順序でシステム電源を印加するように構成された電源投入コントローラを有するシステムコントローラブロックとを備え、
    前記プログラマブルロジックブロックの入力及び出力、前記不揮発性メモリブロック、前記アナログ回路ブロック、前記アナログ入出力回路ブロック、及び前記デジタル入出力回路ブロックがプログラム可能に相互接続され得るように、前記プログラマブル素子の内の１つが、前記プログラマブルロジックブロック、前記不揮発性メモリブロック、前記アナログ回路ブロック、前記アナログ入出力回路ブロック、前記デジタル入出力回路ブロック、及び前記相互接続導体に接続される
    ことを特徴とするプログラマブルシステムオンチップ集積回路デバイス。
25. 前記システムコントローラブロックが、
    前記プログラマブルロジックブロック、前記デジタル入出力回路ブロック、前記不揮発性メモリブロック、前記アナログ回路ブロック、及び前記アナログ入出力回路ブロックの内の少なくとも１つに接続されると共に、プログラマブルシステムオンチップ集積回路デバイス外部の少なくとも１つの回路の少なくとも１つの機能を監視するように構成されるシステム監視ブロックを更に備える
    ことを特徴とする請求項２４に記載のプログラマブルシステムオンチップ集積回路デバイス。
26. 前記システム監視ブロックが、更に、前記プログラマブルシステムオンチップ集積回路デバイス外部の前記少なくとも１つの回路の少なくとも１つの機能を制御するように構成される
    ことを特徴とする請求項２５に記載のプログラマブルシステムオンチップ集積回路デバイス。

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