JP2020074091A - アクティブ・バイ・アクティブプログラマブルデバイス - Google Patents
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Abstract
Description
フィールドプログラマブルゲートアレイ(field programmable gate array:FPGA
)といった現代のプログラマブルデバイスは、大型化が進み、異種性が増している。これらのデバイスのコストも急速に増加している。コスト増加の原因は、異種の回路ブロックすべてを必要とする訳ではない大多数のアプリケーションのプログラミング性のオーバヘッドの増加とプロセス技術の高コスト化との両方にある。汎用入出力(IO)またはマルチギガビットシリアルトランシーバ(multi-gigabit serial transceiver:MGT)といったこれらの大型回路ブロックの多くは、新たなプロセス技術の恩恵を必要としていない。このため、従来のモノリシックアーキテクチャはもはや市場のコスト要求を満たしておらず、結果としてシステム・イン・パッケージ(system-in-package:SiP)デバイス
の開発に至っている。しかしながら、大多数のSiPソリューションは、高価なインターポーザまたは複雑な3次元チップ積層の利用といった高度なパッケージング技術に依存している。そのため、これらのSiPソリューションのコストの増加が、生産量が少ないハイエンドのまたは特殊なアプリケーションにとっての利益を制限している。
アクティブ・バイ・アクティブプログラマブルデバイスを提供する技術を説明する。一例において、集積回路(IC)システムはパッケージ基板を備え、パッケージ基板は、パッケージ基板上に設けられたプログラマブル集積回路(IC)チップとコンパニオンICチップとを有する。プログラマブルICチップはプログラマブルファブリックを含み、コンパニオンICチップはアプリケーション回路を含む。ICシステムはさらに、システムインパッケージ(SiP)ブリッジを備え、システムインパッケージブリッジは、プログラマブルICチップ内に配置された第1のSiP IO回路と、コンパニオンICチップ内に配置された第2のSiP IO回路と、パッケージ基板上において第1のSiP IO回路と第2のSiP IO回路とを電気的に結合する導電性相互接続とを含む。ICシステムは、プログラマブルICチップ内においてプログラマブルファブリックと第1のSiP IO回路との間に結合された第1の集約回路および第1の分散回路をさらに備える。ICシステムは、コンパニオンICチップ内においてアプリケーションIOと第2のSiP IO回路との間に結合された第2の集約回路および第2の分散回路をさらに備える。
に、上記複数のチャネルからのデータを、プログラマブルICとコンパニオンICとの間のより少ない数の物理チャネルを通して送信するステップを含む。この方法はさらに、このデータを、コンパニオンIC内の第2のSiP IO回路において上記複数の物理チャネルから受信するステップを含む。この方法は、コンパニオンIC内の分散回路の複数のチャネルを通して、コンパニオンIC内のアプリケーション回路に対し、第2のSiP IO回路からのデータを結合するステップを含む。この方法はさらに、上記データをアプリケーションIO回路から送信するステップを含む。
上記特徴が詳細に理解されるよう、先に簡単に概要を述べた、より具体的な説明を、例示としての実装例を参照しながら提供する。これらの実装例のうちのいくつかは添付の図面に示されている。しかしながら、添付の図面は、典型的な実装例を示しており、故に、その範囲を限定するとみなされてはならない。
以下、さまざまな特徴を図面を参照しながら説明する。図面は必ずしも正しい縮尺で描かれているとは限らないこと、および、上記図面において同様の構造または機能には同様の参照番号が付されていることに注意されたい。これらの図面は、特徴を説明し易くすることを意図しているに過ぎない。これらは、クレームされている発明を余すところなく説明することを意図している訳でも、クレームされている発明を限定することを意図している訳でもない。加えて、説明される例は、示されている局面または利点すべてを有する必要はない。特定の例との関連で説明されるある局面またはある利点は、必ずしもその例に限定される訳ではなく、そのように示されていなくても、またはそれほど明確に説明されていなくても、その他いずれの例でも実施することが可能である。
プモジュール(multi-chip module:MCM)パッケージを採用する。MCMパッケージ
は、パッケージ基板上に配置された、フィールドプログラマブルゲートアレイ(FPGA)等のプログラマブル集積回路(IC)と、1つ以上のコンパニオン集積回路(IC)デバイスとを含む。プログラマブルICおよびコンパニオンICは、パッケージ基板上において隣合うように(たとえばアクティブ・バイ・アクティブ)配置される。プログラマブルICと各コンパニオンICデバイスとの間の接続は、高帯域幅SiPブリッジを用いて実現する。SiPブリッジは、少数のワイヤを用いて実現することができるので、高価なインターポーザではなくMCMパッケージを使用することができる。あるデバイスから別のデバイスに送信すべきデータは、集合的な帯域幅に集約され、SiPブリッジを通して送られる。SiPブリッジ上で受けられた集約データは、体系化された分散機構を通して送られる。本明細書に記載の例において、SiPブリッジは、少なくとも物理層とデータリンク層とを含むプロトコルスタックを用いて実現する。トランスポート層等の、より高位の層を用いることもできる。物理層は、本明細書において詳述する特定の要求を満たすいずれかの超短距離(ultra-short reach:USR)シリアライザ/デシリアライザ(serializer/deserializer:SerDes)技術であってもよい。本明細書においてさらに説明するように、データリンク層は、宛先において輻輳が生じないように、利用できる物理チャネルにおいて集約データを時間多重化するように構成される。各デバイスは、アプリケーション回路とSiPブリッジとの間におけるデータの集約と分散とを容易にするシステムレベル相互接続を含み得る。
つ以上を、集約回路110または分散回路112のうちの一方のみに結合してもよい。集約回路110および分散回路112は各々、SiP IO140の内部インターフェイスに結合される。
、M個の集約チャネルを通してSiP IO140のM個のソースポートに選択的に結合することができる。SiP IO140は、信号経路138を通して実現されるK個の物理チャネルを駆動するK個の外部出力を含み得る。ここでKは正の整数である。一例において、KはMよりも小さく、SiP IO140は、M個のソースポートをK個の外部出力に多重化する。SiP IO142は、K個の物理チャネルから受信するK個の外部入力を含み得る。SiP IO142は、K個の外部入力をN個の内部出力(宛先ポートと呼ぶ)に多重分離する。ここでNは正の整数である。一例において、NはKよりも大きい。分散回路128は、SiP IO142のN個の宛先ポートを、N個の分散チャネルを通してアプリケーション回路107の入力に選択的に結合する。
142は、信号経路138を通して実現されるK’個の物理チャネルを駆動するK’個の外部出力を含み得る。ここでK’は正の整数である。一例において、K’はN’よりも小さく、SiP IO142は、N’個のソースポートをK’個の外部出力に多重化する。SiP IO140は、K’個の物理チャネルから受信するK’個の外部入力を含み得る。SiP IO140は、K’個の外部入力をM’個の宛先ポートに多重分離する。ここでM’は正の整数である。一例において、M’はK’よりも大きい。分散回路112は、SiP IO140のM’個の宛先ポートを、M’個の分散チャネルを通してアプリケーション回路105のM’個の入力に選択的に結合する。
1つのインスタンスに加えて、入出力ロジック素子(「IOL」)315の2つのインスタンスを含み得る。当業者にとっては明らかであるように、たとえば入出力ロジック素子315に接続される実際の入出力パッドは、一般的に、入出力ロジック素子315の領域に限られない。
アーキテクチャ300から取除く。アプリケーションIOすべてをICチップ103上に配置することができる。ICチップ101内のプログラマブルファブリックは、SiPブリッジ144を用いてICチップ103におけるアプリケーションIOにアクセスできる。いくつかの例において、FPGAアーキテクチャを有するICチップ101は、コンフィギュレーションIO、JTAG IO等の何らかの専用IO を、SiP IOに加えて含み得る。この専用IOはFPGAのプログラミングおよび/またはテストのために使用されるのであって、プログラマブルファブリック内に構成された回路のためのアプリケーションIOとして使用されるのではない。
得る。
R508E)はRN504を含んでいない。このファブリックの内側のエッジに沿うFSR508(たとえばFSR508B、508D、508F、および508H)は1つのRN504を含む。このファブリックの角にあるFSR508は2つのRN504を含む。各RN504は複数のリングサブノード(ring sub-node:RSN)506を含む。以下
でさらに説明するように、RN504はそれぞれのFSR508内のファブリックコンポーネントのうちのいくつかに置換えて設けられている。
ジックを実現する物理回路606とを含む。物理回路604および606は物理層を形成する。データリンク回路602および608はデータリンク層を形成する。
選択する。図7の例では、調停ロジック406によってスケジュールされることになる2つのマルチプレクサ704−1および704−2がある。一般的にはK個のマルチプレクサ704があればよく、物理チャネルごとに1つのマルチプレクサがある。
IO142からのデータを、分散チャネルを通してアプリケーションIO107Aに結合する。ステップ1018において、アプリケーションIO107Aは、このデータを消費するおよび/またはこのデータを外部回路に送信する。
ファクタを含むいずれかの物理ロジックに対して定めることができる、すなわち、FoM=(1ピン当たりの帯域幅)/(1ビット当たりの電力)。一例において、本明細書に記載の物理ロジックは、20(Gb/s)(pJ/ビット)以上のFoMを含み得る。
マブルファブリック404は、相互接続素子311およびCLE312のファブリックを含む。各CLE312はスライス312Lとスライス312Mとを含む。CLEスライス312Lおよび312Mは、ルックアップテーブル(lookup table:LUT)、マルチプレクサ、フリップフロップ、組合わせロジック等を含み得る。相互絶族素子111は、(図3に示し先に説明した)CLE312をプログラマブル相互接続に結合するように構成される。
:CW)リンク1304を含む。各RSN506はまた、ワイヤトラック502を経由する隣りの回路への反時計回り(counter-clockwise:CCW)リンク1302を含む。隣
りの回路は、RSN506の位置に応じて、別のRN内のRSNであるかまたはSiP IO140Aとなり得る。相互接続素子311Aは、RSN506をプログラマブルファブリック404のプログラマブル相互接続に結合するように構成される。
であるかまたはSiP IO140Aとなり得る。相互接続素子311Aは、RSN506をプログラマブルファブリック404のプログラマブル相互接続に結合するように構成される。
するデータを隣接する回路(たとえば隣接するRSNまたはSiP IO140A)に登録する。RSN506はまた、バッファ1504および1510を用いて隣接する回路(たとえば隣接するRSNまたはSiP IO140A)からの入力をバッファする。バッファ1504はCCWリンクを通してワイヤトラック502に結合される。バッファ1510はCWリンクを通してワイヤトラック502に結合される。アービタ1502は、バッファされた入力を、バッファ1504またはバッファ1510いずれかからフリップフロップ1514にルーティングする。フリップフロップ1514は、相互接続素子311Aを通して、登録された出力をプログラマブルファブリック404に与える。このように、RSN506は16ビットスイッチを実現する。その他の例において、RSN504は、幅が16ビットよりも小さいまたは大きいスイッチを実現することができる。図15に示すRSN506のレイアウトにより、プログラマブルファブリック404の横方向エッジまたは縦方向エッジいずれかに沿って同じRSNの実装が可能である。
IO140Aに結合することができる。
RN504とSiP IO140Aとの間に結合される。ワイヤトラック502Cは別の1セットのRN504と別のSiP IO回路104Bとの間に結合される。プログラマブルファブリック404内で構成されている回路1610は、ワイヤトラック502Aに結合されているRN504のうちのいずれかを通してSiP IO140Aに結合することができる。プログラマブルファブリック404内で構成されている回路1612は、ワイヤトラック502Cに結合されているRN504のうちのいずれかを通してSiP IO140Bに結合することができる。
一例において、集積回路(IC)システムを提供することができる。このようなシステムはパッケージ基板を含み得る。パッケージ基板は、この基板上に設けられたプログラマブル集積回路(IC)チップとコンパニオンICチップとを有する。プログラマブルICチップはプログラマブルファブリックを含み、コンパニオンICチップはアプリケーション回路を含む。上記システムはさらにシステムインパッケージ(SiP)ブリッジを含み得る。SiPブリッジは、プログラマブルICチップ内に配置された第1のSiP IO
回路と、コンパニオンICチップ内に配置された第2のSiP IO回路と、パッケージ基板上において第1のSiP IO回路と第2のSiP IO回路とを電気的に結合する導電性相互接続とを含む。システムはさらに、プログラマブルICチップ内においてプログラマグルファブリックと第1のSiP IO回路との間に配置された第1の集約回路および第2の分散回路と、コンパニオンICチップ内においてアプリケーションIOと第2のSiP IO回路との間に配置された第2の集約回路および第2の分散回路とを含む。
あるこのような方法において、第2のSiP IO回路は、分散回路の複数のチャネルそれぞれに結合された複数の内部出力ポートを含み得る。パケットは各々、複数の内部出力ポートから選択された宛先ポートを有する。
エッジに隣接していてもよく、上記少なくとも1つのリングノードは、プログラマブルファブリックの上記3つのエッジと一体化された複数のリングノードを含み得る。
あるこのような方法において、第2のSiP IO回路は、分散回路の複数のチャネルそれぞれに結合された複数の内部出力ポートを含み得る。各パケットは、上記複数の内部出力ポートから選択された宛先ポートを有する。
Claims (14)
- 集積回路(IC)システムであって、
パッケージ基板を備え、前記パッケージ基板は、前記パッケージ基板上に設けられたプログラマブル集積回路(IC)チップとコンパニオンICチップとを有し、前記プログラマブルICチップはプログラマブルファブリックを含み、前記コンパニオンICチップはアプリケーション回路を含み、前記ICシステムはさらに、
システムインパッケージ(SiP)ブリッジを備え、前記システムインパッケージブリッジは、前記プログラマブルICチップ内に配置された第1のSiP IO回路と、前記コンパニオンICチップ内に配置された第2のSiP IO回路と、前記パッケージ基板上において前記第1のSiP IO回路と前記第2のSiP IO回路とを電気的に結合する導電性相互接続とを含み、前記ICシステムはさらに、
前記プログラマブルICチップ内において前記プログラマブルファブリックと前記第1のSiP IO回路との間に結合された第1の集約回路および第1の分散回路と、
前記コンパニオンICチップ内において前記アプリケーションIOと前記第2のSiP
IO回路との間に結合された第2の集約回路および第2の分散回路とを備える、集積回路システム。 - 前記第1のSiP IO回路および前記第2のSiP IO回路はそれぞれ、
前記第1の集約回路および前記第2の集約回路のマルチチャネル出力を、前記導電性相互接続において実現された第1の複数の物理チャネル上に多重化するように構成され、
前記導電性相互接続において実現された第2の複数のチャネルからの入力を、前記第1の分散回路および前記第2の分散回路のマルチチャネル入力上に多重分離するように構成される、請求項1に記載のICシステム。 - 前記第1の集約回路および前記第1の分散回路は、前記プログラマブルファブリックのプログラマブル相互接続と前記SiP IO回路との間に結合されたシステムレベル相互接続を含む、請求項1に記載のICシステム。
- 前記システムレベル相互接続はネットワークオンチップ(NoC)を含む、請求項3に記載のICシステム。
- 前記プログラマブルICチップは、前記SiPブリッジとは別に、前記コンパニオンICチップへの直接接続を含む、請求項1に記載のICシステム。
- 前記プログラマブルICチップは調停ロジックを含み、前記第1のSiP IO回路はデータリンク回路とトランシーバ回路とを含み、
前記データリンク回路の内部インターフェイスは前記第1の集約回路および前記第1の分散回路に結合され、
前記データリンク回路の外部インターフェイスは前記トランシーバ回路の内部インターフェイスに結合され、
前記トランシーバ回路の外部インターフェイスは前記導電性相互接続に結合され、
前記データリンク回路の制御インターフェイスは前記調停ロジックに結合される、請求項1に記載のICシステム。 - 前記調停ロジックは、前記プログラマブルICチップの前記プログラマブルファブリック内で実現される、請求項6に記載のICシステム。
- 前記プログラマブルICチップは、前記第1の集約回路に送信されるデータをパケット化し前記第1の分散回路から受信されたデータをデパケット化するように構成されたトラ
ンスポートロジックを含む、請求項1に記載のICシステム。 - 前記トランスポートロジックは、前記プログラマブルICチップの前記プログラマブルファブリック内で実現される、請求項8に記載のICシステム。
- ICシステム内のプログラマブル集積回路(IC)からデータを送信する方法であって、前記方法は、
前記プログラマブルIC内の集約回路の複数のチャネルを通して第1のシステムインパッケージ(SiP)IO回路にデータを結合するステップと、
前記複数のチャネルからのデータを、前記プログラマブルICとコンパニオンICとの間のより少ない数の物理チャネルを通して送信するステップと、
前記データを、前記コンパニオンIC内の第2のSiP IO回路において前記複数の物理チャネルから受信するステップと、
前記コンパニオンIC内の分散回路の複数のチャネルを通して、前記コンパニオンIC内のアプリケーション回路に対し、前記第2のSiP IO回路からのデータを結合するステップとを含む、方法。 - 前記データはパケットに分割される、請求項10に記載の方法。
- 前記第2のSiP IO回路は、前記分散回路の複数のチャネルそれぞれに結合された複数の内部出力ポートを含み、前記パケットは各々、前記複数の内部出力ポートのうちの1つから選択された宛先ポートを有する、請求項11に記載の方法。
- 前記送信するステップは、
前記集約回路の複数のチャネルからのデータを、複数の送信キューそれぞれに入れるステップと、
前記複数の物理チャネルを通して並列に送信されるパケットが異なる宛先ポートを有するように、前記送信キューの出力を前記複数の物理チャネルに多重化するステップとを含む、請求項12に記載の方法。 - 前記多重化するステップはさらに、
前記複数の送信キュー各々に重みを割当てるステップと、
前記重みに基づいて、前記複数の物理チャネルを通して送信するパケットを前記送信キューから選択するステップとを含む、請求項13に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/013,690 US10042806B2 (en) | 2016-02-02 | 2016-02-02 | System-level interconnect ring for a programmable integrated circuit |
US15/013,696 | 2016-02-02 | ||
US15/013,696 US10002100B2 (en) | 2016-02-02 | 2016-02-02 | Active-by-active programmable device |
US15/013,690 | 2016-02-02 | ||
JP2018559174A JP6621943B2 (ja) | 2016-02-02 | 2017-01-30 | アクティブ・バイ・アクティブプログラマブルデバイス |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018559174A Division JP6621943B2 (ja) | 2016-02-02 | 2017-01-30 | アクティブ・バイ・アクティブプログラマブルデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020074091A true JP2020074091A (ja) | 2020-05-14 |
JP6957581B2 JP6957581B2 (ja) | 2021-11-02 |
Family
ID=58054513
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018559174A Active JP6621943B2 (ja) | 2016-02-02 | 2017-01-30 | アクティブ・バイ・アクティブプログラマブルデバイス |
JP2019209873A Active JP6957581B2 (ja) | 2016-02-02 | 2019-11-20 | アクティブ・バイ・アクティブプログラマブルデバイス |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018559174A Active JP6621943B2 (ja) | 2016-02-02 | 2017-01-30 | アクティブ・バイ・アクティブプログラマブルデバイス |
Country Status (5)
Country | Link |
---|---|
EP (2) | EP3780393A3 (ja) |
JP (2) | JP6621943B2 (ja) |
KR (4) | KR102663824B1 (ja) |
CN (2) | CN109075787B (ja) |
WO (1) | WO2017136289A2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111753484B (zh) * | 2020-06-30 | 2021-12-24 | 无锡中微亿芯有限公司 | 一种基于电路性能的多裸片结构fpga的布局方法 |
CN111755437B (zh) * | 2020-07-01 | 2022-05-31 | 无锡中微亿芯有限公司 | 利用硅连接层形成片上网络的fpga装置 |
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JP2013535811A (ja) * | 2010-06-30 | 2013-09-12 | ザイリンクス インコーポレイテッド | マルチチップモジュールのダイのための静電放電保護 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US9699079B2 (en) | 2013-12-30 | 2017-07-04 | Netspeed Systems | Streaming bridge design with host interfaces and network on chip (NoC) layers |
-
2017
- 2017-01-30 EP EP20197937.4A patent/EP3780393A3/en active Pending
- 2017-01-30 WO PCT/US2017/015665 patent/WO2017136289A2/en active Application Filing
- 2017-01-30 JP JP2018559174A patent/JP6621943B2/ja active Active
- 2017-01-30 KR KR1020237014524A patent/KR102663824B1/ko active IP Right Grant
- 2017-01-30 CN CN201780021683.0A patent/CN109075787B/zh active Active
- 2017-01-30 EP EP17705728.8A patent/EP3411953B1/en active Active
- 2017-01-30 KR KR1020207008123A patent/KR102528542B1/ko active IP Right Grant
- 2017-01-30 KR KR1020247014672A patent/KR20240063207A/ko active Search and Examination
- 2017-01-30 CN CN202210367972.9A patent/CN114741344A/zh active Pending
- 2017-01-30 KR KR1020187024389A patent/KR102093459B1/ko active IP Right Grant
-
2019
- 2019-11-20 JP JP2019209873A patent/JP6957581B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
WO2017136289A3 (en) | 2017-11-02 |
KR20180108705A (ko) | 2018-10-04 |
EP3780393A2 (en) | 2021-02-17 |
CN109075787A (zh) | 2018-12-21 |
JP6621943B2 (ja) | 2019-12-18 |
EP3411953B1 (en) | 2021-03-03 |
JP2019507452A (ja) | 2019-03-14 |
EP3411953A2 (en) | 2018-12-12 |
EP3780393A3 (en) | 2021-06-23 |
KR102093459B1 (ko) | 2020-03-25 |
KR20200034815A (ko) | 2020-03-31 |
CN109075787B (zh) | 2022-04-29 |
WO2017136289A2 (en) | 2017-08-10 |
CN114741344A (zh) | 2022-07-12 |
WO2017136289A8 (en) | 2018-09-13 |
KR20240063207A (ko) | 2024-05-09 |
KR20230070047A (ko) | 2023-05-19 |
KR102528542B1 (ko) | 2023-05-02 |
KR102663824B1 (ko) | 2024-05-03 |
JP6957581B2 (ja) | 2021-11-02 |
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Legal Events
Date | Code | Title | Description |
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R150 | Certificate of patent or registration of utility model |
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