JP4983065B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、システムインパッケージを構成する半導体装置に関する。
近年、プロセスが微細化するに従い、ＬＳＩ（Large Scale Integration）内に搭載されるロジックゲート数は飛躍的に多くなっている。これにより、より高速の帯域幅を必要とする各種アプリケーションが次々と登場するのに伴い、ＰＣＩ−Ｅｘ（PCI Express）、ＳＡＴＡ（Serial AT Attachment）等の伝送速度がＧビット／ｓを超えるような高速ＩＯ−Ｉ／Ｆ（インタフェース）マクロが採用されている。これらは、ＳｏＣ（System On a Chip）としてＬＳＩに組み込まれている。
また、ＳｏＣと他のチップとを混在させてＳｉＰ（System in Package）に搭載する方法が知られている（例えば、特許文献１参照）。
特開２００５−１２３５００号公報
しかしながら、ＰＣＩ−Ｅｘ、ＳＡＴＡ等の高速ＩＯ−Ｉ／Ｆマクロに関しては、外部の電源仕様が決まっていることもあり、プロセスの微細化によるメリットは少ない。逆にＳｏＣとしてＬＳＩに組み込む場合に、新たなプロセスで設計しなおす必要があり、プロセスが扱うことができる電源数上限の問題、ノイズ問題の評価、ポーティング工数による設計遅延、ポーティング時の設計ミス等の問題が発生している。
さらに、これらの高速ＩＯ−Ｉ／Ｆマクロの接続先は特定のものに限定されず、銅線（有線）の場合や、光（無線）の場合等がある。この場合これらの高速ＩＯ−Ｉ／Ｆのマクロ（ＰＨＹ）をＳｏＣ内に入れ、高速ＩＯ−Ｉ／Ｆマクロの仕様を限定することはＬＳＩの用途を減らすことになるという問題もある。
本発明はこのような点に鑑みてなされたものであり、安定して動作を行うことができる半導体装置を提供することを目的とする。また、他の目的としては、容易に所望の機能を実現することができる半導体装置を提供することを目的とする。
本発明では上記課題を解決するために、システムインパッケージを構成する半導体装置において、パッケージ基板に搭載され、アナログ回路で構成された高速信号入出力部を備え、かつ、予め動作が保証された第１の半導体チップと、マイクロプロセッサを備え、前記第１の半導体チップと分離した状態で前記パッケージ基板に搭載され、前記第１の半導体チップの前記高速信号入出力部を用いて他の半導体チップとの間で高速信号の送受信を行うインタフェース部を備えた複数種の半導体チップ群から選択された１つの第２の半導体チップと、を有するシステムインパッケージで構成されていることを特徴とする半導体装置が提供される。
このような半導体装置によれば、システムインパッケージの高速ＩＯ信号の入出力部分には、予め動作が保証された第１の半導体チップが搭載される。そして、マイクロプロセッサをそれぞれ備える複数種の半導体チップ群から選択された１つの第２の半導体チップが、第１の半導体チップと分離した状態でパッケージ基板に搭載される。
本発明によれば、システムインパッケージの高速信号の入出力部分には、予め動作が保証された第１の半導体チップを使用することで、新たに高速信号の入出力部分を再設計する必要がなく信頼性の高い半導体装置を実現することができる。
また、第１の半導体装置チップと第２の半導体チップとは、分離した状態でパッケージ基板に搭載されているため、仕様に応じて第２の半導体チップを容易に変更することができ、所望の機能を備える半導体装置を容易に実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体装置の側部断面図である。なお、以下では、図１中上側を「上」、下側を「下」という。
図１に示すＳｉＰ（System in Package）基板（半導体装置）１００は、複数の層を有するパッケージ基板１１と、接着層２３を介してパッケージ基板１１上に位置し、ＳｏＣ（System On a Chip）を構成する半導体チップ２１と、接着層２４を介してパッケージ基板１１上に位置する半導体チップ２２とを有している。半導体チップ２１および半導体チップ２２は、それぞれモールド剤（樹脂）５０で封止されている。なお、図１ではパッケージ基板１１の厚さを誇張して示している。
半導体チップ２１と半導体チップ２２とは、それぞれＩ／Ｆ（インタフェース）部を有しており、各Ｉ／Ｆ部のバスは、それぞれ複数のワイヤ（図１ではワイヤ４１）によって互いに接続されている。半導体チップ２１と半導体チップ２２とは互いのＩ／Ｆ部を介して信号の送受信を行う。これらのＩ／Ｆ部としては、規格化された通信Ｉ／Ｆであれば特に限定されない。また、半導体チップ２１と半導体チップ２２とは、それぞれ別個の電源に接続されている。
半導体チップ２１は、複数の半導体チップ群からＳｉＰ基板１００の用途に応じて適宜選択された半導体チップである。なお、複数の半導体チップ群の形状（平面形状）は、互いに統一されているのが好ましい。
半導体チップ２２は、半導体チップ２１からの動作要求を満たすように、電源およびその内部回路（ドライバ、レシーバ等）が構成されている。半導体チップ２２には、予め設計検証等が行われ、その動作が保証された信頼性の高いものが搭載される。
半導体チップ２２は、他の基板（外部）との間で複数の高速信号を入出力させるための高速信号入出力部を有している。高速信号入出力部は、複数のバスで構成されており、１つのバスには１つの信号が入出力される。この高速信号入出力部にて取り扱う信号の信号速度としては特に限定されないが、例えば６２２Ｍｂｐｓ〜１０Ｇｂｐｓ程度である。
半導体チップ２１は、他の基板（外部）との間で複数の信号を入出力させるための信号入出力部を有している。信号入出力部は、複数のバスで構成されており、１つのバスには１つの信号が入出力される。この信号入出力部は、前述した高速信号以外の汎用ＩＯ信号を入出力する機能を備えている。
ここで、半導体チップ２１は、他の基板との間で高速信号以外の汎用ＩＯ信号の送受信を行う場合は、半導体チップ２１自身が備える信号入出力部を使用する。また、他の基板との間で高速信号の送受信を行う場合は、半導体チップ２２が備える高速信号入出力部を使用し、半導体チップ２２を介して高速信号の送受信を行う。
パッケージ基板１１の内部には、半導体チップ２１の信号入出力部の各入出力信号および半導体チップ２２の高速信号入出力部の各入出力信号の通り道となる配線層がそれぞれ設けられている。パッケージ基板１１には、半導体チップ２１の入出力信号の通り道となる低速配線層１２および半導体チップ２２の各入出力信号の通り道となる高速配線層１３が設けられている。低速配線層１２は、半導体チップ２１の各入出力信号を、それぞれ別個に入出力させるための各配線層１２１を有している。高速配線層１３は、半導体チップ２２の各入出力信号を、それぞれ別個に入出力させるための各配線層１３１を有している。
各配線層１２１の一部は、それぞれパッケージ基板１１の上面に露出しており、これらの露出部分が、各ボンディングパッド１２２を構成している。同様に、各配線層１３１の一部は、それぞれパッケージ基板１１の上面に露出しており、これらの露出部分が、各ボンディングパッド１３２を構成している。
半導体チップ２１の信号入出力部の各バスは、それぞれボンディングワイヤ（図１ではボンディングワイヤ４２）を用いて各ボンディングパッド１２２にワイヤボンディングされている。半導体チップ２２の高速信号入出力部の各バスは、それぞれシリアル高速ＩＯ信号用ワイヤ（図１ではシリアル高速ＩＯ信号用ワイヤ４３）を用いて各ボンディングパッド１３２にワイヤボンディングされている。なお、図１では説明を分かり易くするために２本のボンディングワイヤのみを図示したが、実際には信号入出力部および高速信号入出力部のバスの本数に応じて複数本設けられている。
各配線層１２１のうちのパッケージ基板１１の最下層に位置する部位には、それぞれ導電性を有し、球状（半球状）をなす複数の半田ボール３１が電気的に接着されている。同様に、各配線層１３１のうちの最下層に位置する部位には、それぞれ導電性を有し、球状（半球状）をなす複数の半田ボール３２が電気的に接着されている。これにより、半導体チップ２１の信号入出力部と、半田ボール３１とが電気的に接続され、半導体チップ２２の高速信号入出力部と、半田ボール３２とが電気的に接続される。
ＳｉＰ基板１００は、これらの半田ボール３１および半田ボール３２を介して他の基板に電気的に接続される。
図２は、図１に示す半導体装置を示す背面図である。
図２に示すように、各半田ボール３１および各半田ボール３２は、それぞれ行列状に配置されている。図２中点線部で囲まれた領域が、半導体チップ２２に接続されている半田ボール３２であり、それ以外は半田ボール３１である。
次に、半導体チップ２１および半導体チップ２２の回路構成について説明する。
図３は、ＳｉＰ基板の回路構成を示す平面図である。なお、以下では図３中の左側を「左」、右側を「右」という。
図３に示すように、半導体チップ２２の形状（平面形状）は半導体チップ２１の形状に対応しており、半導体チップ２２の平面視での上下方向（縦方向）の長さは、半導体チップ２１の平面視での上下方向の長さと略等しく形成され、その分半導体チップ２２の平面視での左右方向の長さが短く形成されている。これにより、半導体チップ２２を正方形で作成した場合等に比べてパッケージ基板１１のスペースを効率よく用いることができるため、パッケージ基板１１（ＳｉＰ基板１００）の小型化を図ることができる。
半導体チップ２１は、ＤＳＰ（Digital Signal Processor）２１１と（組み込み）マイクロプロセッサ２１２とハードＩＰ（ハードマクロ）ブロック２１３とスイッチファブリック２１４と標準（低速）パラレルＩＯインタフェース２１８と内蔵メモリ２１６とＩＯ制御ブロック２１５と汎用ＩＯインタフェース２１７とを有している。このうちＤＳＰ２１１とマイクロプロセッサ２１２とハードＩＰブロック２１３によってＳｉＰ基板１００全体が制御されている。ＤＳＰ２１１とマイクロプロセッサ２１２とハードＩＰブロック２１３とは、それぞれスイッチファブリック２１４を介してＩＯ制御ブロック２１５と内蔵メモリ２１６と標準パラレルＩＯインタフェース２１８とに接続されている。
スイッチファブリック２１４は、ファイバチャンネル等のスイッチングＨＵＢ的役割を担い、受信セルを適切なポートへルーティングしたりバッファしたりする機能を有している。
標準パラレルＩＯインタフェース２１８は、前述したＩ／Ｆ（インタフェース）部を構成しており、半導体チップ２２の標準パラレルＩＯインタフェース３１１に接続されている。標準パラレルＩＯインタフェース２１８は、標準（低速）パラレルＩＯインタフェース３１１との間で信号の送受信を行う。この標準パラレルＩＯインタフェース２１８としては、特に限定されないが、例えば１０Ｇｂｉｔイーサネット（登録商標）を用いて信号の送受信を行う場合は、ＸＧＭ２（相互利得変調）を用いたもの等が挙げられ、ＵＳＢ（Universal Bus）を用いて信号の送受信を行う場合は、ＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）やＵＳＢ Ｍｕｌｔｉ等が挙げられる。また、ＰＣＩ−ＥｘやＳＡＴＡの場合は、最も物理層に近い部分をマイクロプロセッサ２１２に直接接続する。
内蔵メモリ２１６には、ＤＳＰ２１１とマイクロプロセッサ２１２とに実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、内蔵メモリ２１６には、ＤＳＰ２１１とマイクロプロセッサ２１２とハードＩＰブロック２１３とによる処理に必要な各種データが格納される。
ＩＯ制御ブロック２１５は、汎用ＩＯインタフェース２１７から送られてくる信号を、スイッチファブリック２１４を介して各部に伝達する。また、スイッチファブリック２１４から送られてくる信号を、汎用ＩＯインタフェース２１７を介して外部に出力する。
汎用ＩＯインタフェース２１７は、前述した信号入出力部を構成するものであり、他の基板との間で信号の送受信を行う。
半導体チップ２２は、標準パラレルＩＯインタフェース３１１と高速ＩＯ制御ブロック３１２、３１３とシリアライザ３１４、３１６とデシリアライザ３１５、３１７とキャンセラー回路３１８と出力バッファ３１９と入力バッファ３２０と入出力バッファ３２１とを有している。
標準パラレルＩＯインタフェース３１１は、前述したＩ／Ｆ部を構成しており、標準パラレルＩＯインタフェース２１８との間で信号の送受信を行う。
高速ＩＯ制御ブロック３１２、３１３は、それぞれ８ビットのパラレルデータを１０ビットデータに変換してシリアル伝送する８Ｂ１０Ｂ方式の制御部である。
シリアライザ３１４は、高速ＩＯ制御ブロック３１２から出力される８ビットのパラレル・バスの信号を１本の伝送線路に送り出すためのシリアル信号に変換し、出力バッファ３１９に出力する。
デシリアライザ３１５は、１本の伝送線路を経由して送られてきたシリアル信号を８ビットのパラレル信号に変換し、高速ＩＯ制御ブロック３１２に出力する。
シリアライザ３１６は、高速ＩＯ制御ブロック３１３から出力される８ビットのパラレル・バスの信号を１本の伝送線路に送り出すためのシリアル信号に変換し、入出力バッファ３２１に出力する。
デシリアライザ３１７は、１本の伝送線路を経由して送られてきたシリアル信号を８ビットのパラレル信号に変換する。
キャンセラー回路（ノイズキャンセラー回路）３１８は、キャンセラー回路３１８に入力された信号から自己出力信号をキャンセルし、入力信号を抽出する。
出力バッファ３１９と入力バッファ３２０と入出力バッファ３２１とは、前述した高速信号入出力部を構成するものであり、それぞれシリアル高速ＩＯ信号用ワイヤに接続されているアナログ回路である。
出力バッファ３１９は、シリアライザ３１４から出力されたシリアル信号（高速信号）をシリアル高速ＩＯ信号用ワイヤに出力する。
入力バッファ３２０は、外部から入力されるシリアル信号（高速信号）をデシリアライザ３１５に出力する。
入出力バッファ３２１は、シリアライザ３１６から出力されたシリアル信号（高速信号）をシリアル高速ＩＯ信号用ワイヤに出力する。また、外部から入力されるシリアル信号（高速信号）をデシリアライザ３１７に出力する。
半導体チップ２１は、キャンセラー回路３１８を使用しない場合は標準パラレルＩＯインタフェース３１１を介して高速ＩＯ制御ブロック３１２に信号を出力する。すると半導体チップ２２は、その信号を高速ＩＯ制御ブロック３１２、シリアライザ３１４および出力バッファ３１９を介してシリアル高速ＩＯ信号用ワイヤに出力する。また、入力バッファ３２０の入力端子に接続されているシリアル高速ＩＯ信号用ワイヤからの信号入力があると、デシリアライザ３１５、高速ＩＯ制御ブロック３１２および標準パラレルＩＯインタフェース３１１を介して半導体チップ２１に信号を出力する。
また、半導体チップ２１は、キャンセラー回路３１８を使用する場合は標準パラレルＩＯインタフェース３１１を介して高速ＩＯ制御ブロック３１３に信号を出力する。すると半導体チップ２２は、その信号を高速ＩＯ制御ブロック３１３、シリアライザ３１６および入出力バッファ３２１を介してシリアル高速ＩＯ信号用ワイヤに出力する。また、入出力バッファ３２１の入力端子に接続されているシリアル高速ＩＯ信号用ワイヤからの信号入力があると、その信号をデシリアライザ３１７、高速ＩＯ制御ブロック３１３および標準パラレルＩＯインタフェース３１１を介して半導体チップ２１に出力する。
以上述べたように、本実施の形態のＳｉＰ基板１００によれば、高速信号を取り扱う部分のみを別個に半導体チップ２２に集積させ、その半導体チップ２２に予め動作が保証された信頼性の高いものを用いることにより、高速信号を取り扱う部分については、再設計を行う必要がないため設計ミス等による不具合を防止することができ、ＳｉＰ基板１００の信頼性の向上を図ることができる。
また、コアとなる半導体チップ２１には、複数種の半導体チップ群から１つを選択することができるため、汎用性の高いＳｉＰ基板１００を実現することができ、例えば複数種の半導体チップ群からユーザが所望する機能、例えば、ゲート密度が高く、高速で動作し、かつ、消費電力の低いものを選択することで、所望の機能を備えるＳｉＰ基板１００を容易に実現することができる。
また、高度なアナログ回路で構成されている半導体チップ２２は、一般的に半導体チップ２１に比べてノイズに弱い場合があるが、ＳｉＰ基板１００では、半導体チップ２１と半導体チップ２２とを分離して別個の基板とし、それらに用いる電源も別個のものとすることにより、半導体チップ２１から生じるグランドノイズが半導体チップ２２に伝わることを確実に防止または抑制することができるため、ＳｉＰ基板１００の誤動作の低減を図ることができ、ＳｉＰ基板１００の信頼性（動作安定性）をより向上させることができる。
さらに、高速信号を取り扱う部分のみを別個に半導体チップ２２に集積させ、半導体チップ２１は、それ以外の低速信号（汎用信号）については、別個に汎用ＩＯインタフェース２１７を介して入出力するようにしたため、半導体チップ２２には必要最低限の機能が搭載されることになり、半導体チップ２２の小型化を図ることができる。
また、全ての信号を他の半導体チップを介して出力する場合、例えばコアとなる半導体チップの周りに複数のＩ／Ｏチップを配設する方法では、ＳｉＰ基板の構造設計の自由度が低く、コアとなる半導体チップの大きさが少しでも異なった場合に対応することが難しいという問題がある。また、本実施の形態のＳｉＰ基板１００と同様に、コアとなる半導体チップとは別個のＩ／Ｏ用半導体チップを用意し、そのＩ／Ｏ用半導体チップに全ての信号を接続するような構成とした場合、全ての信号を１方向に寄せるようにコアとなる半導体チップを設計する必要があり、配線設計に多大な労力がかかる場合がある。本実施の形態のＳｉＰ基板１００によれば、半導体チップ２１内部の配線設計を容易なものにすることができるという利点もある。
次に、第２の実施の形態の半導体装置について説明する。
図４は、第２の実施の形態の半導体装置を示す側部断面図である。
以下、第２の実施の形態の半導体装置について、前述した第１の実施の形態の半導体装置との相違点を中心に説明し、同様の事項については、その説明を省略する。
図４に示す第２の実施の形態のＳｉＰ基板１００ａは、半導体チップ２２が、接着層２４ａを介して半導体チップ２１上に設置されている点が、第１の実施の形態のＳｉＰ基板１００と異なっている。
この第２の実施の形態のＳｉＰ基板１００ａによれば、第１の実施の形態のＳｉＰ基板１００と同様の効果が得られる。そして、第２の実施の形態のＳｉＰ基板１００ａによれば、ＳｉＰ基板１００に比べ基板の小型化を図ることができる。
次に、第３の実施の形態の半導体装置について説明する。
図５は、第３の実施の形態の半導体装置を示す側部断面図である。
以下、第３の実施の形態の半導体装置について、前述した第１の実施の形態の半導体装置および第２の実施の形態の半導体装置との相違点を中心に説明し、同様の事項については、その説明を省略する。
図５に示す第３の実施の形態のＳｉＰ基板１００ｂは、半導体チップ２２と同機能を有する半導体チップ２２ａが、パッケージ基板１１に対してフリップ（Flip）実装されており、半導体チップ２１と半導体チップ２２ａとは、シリアル高速ＩＯ信号用ワイヤ４３ａおよびバンプ２５を介して信号の送受信を行い、半導体チップ２２ａと半田ボール３２とは、バンプ２５および配線層１３ａを介して電気的に接続されている点が第１の実施の形態のＳｉＰ基板１００と異なっている。
この第３の実施の形態のＳｉＰ基板１００ｂによれば、第１の実施の形態のＳｉＰ基板１００および第２の実施の形態の半導体装置１００ａと同様の効果が得られる。そして、第３の実施の形態のＳｉＰ基板１００ｂによれば、フリップ実装によって半導体チップ２２ａの高速信号のリアクトル成分（リアクタンス成分）を低減させることにより、ノイズ成分を低減させることができるため、ＳｉＰ基板の信頼性をより向上させることができる。
以上、本発明の半導体装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
第１の実施の形態の半導体装置の側部断面図である。 図１に示す半導体装置を示す背面図である。 ＳｉＰ基板の回路構成を示す平面図である。 第２の実施の形態の半導体装置を示す側部断面図である。 第３の実施の形態の半導体装置を示す側部断面図である。
符号の説明
１１ パッケージ基板
２１、２２ 半導体チップ
１００、１００ａ、１００ｂ ＳｉＰ基板
２１２ マイクロプロセッサ
２１８、３１１ 標準パラレルＩＯインタフェース

Claims (5)

  1. システムインパッケージを構成する半導体装置において、
    パッケージ基板に搭載され、アナログ回路で構成された高速信号入出力部を備えた第１の半導体チップと、
    マイクロプロセッサを備え、前記第１の半導体チップと分離した状態で前記パッケージ基板に搭載され、前記第１の半導体チップの前記高速信号入出力部を用いて他の半導体チップとの間で高速信号の送受信を行うインタフェース部と、前記インタフェース部とは別個に前記高速信号より低速の信号の送受信を行う汎用信号入出力部を備えた第２の半導体チップと、
    を有し、
    前記第２の半導体チップは前記パッケージ基板の外部にある基板との間で、前記高速信号を送受信する場合は前記第１の半導体チップの高速信号入出力部を用い、前記高速信号より低速の信号を送受信する場合は前記第２の半導体チップの汎用信号入出力部を用いることを特徴とする半導体装置。
  2. 前記半導体装置において、前記高速信号を取り扱う回路は前記第１の半導体チップに集積されており、前記第１の半導体チップには前記高速信号を取り扱う回路のみが集積されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体チップの表面形状は、前記第１の半導体チップの表面形状に対応するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２の半導体チップは、前記パッケージ基板にフリップ実装されていることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の半導体チップに供給する電源と前記第２の半導体チップに供給する電源とは別個に供給されることを特徴とする請求項１または２に記載の半導体装置。
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