JP2001015674A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＭＣＰ基板の片面に複数のチップを
実装してなる平面ＭＣＰにおいて、配線の長短差を小さ
くして、配線容量・配線抵抗を最適化できるようにする
ことを最も主要な特徴とする。 【解決手段】たとえば、ＭＣＰ基板１１上の高速信号端
子１１ａを、該基板１１の左寄りに、低速信号端子１１
ｂを右寄りに分離して配置する。一方、ＭＣＰ基板１１
上に実装されるメインチップ２１の高速信号端子２１ａ
を、該チップ２１の左辺側に、低速信号端子２１ｂを上
下辺側に、Ｉ／Ｆ端子２２を右辺側に、それぞれ配置す
る。また、ＭＣＰ基板１１上に実装されるＩＰチップ３
１の高速信号端子３１ａを、該チップ３１の左辺側に、
低速信号端子３１ｂを右辺側に、それぞれ配置する。こ
うすることで、端子間をそれぞれつなぐ、各配線１２
ａ，１２ｂ，１３ａ，１３ｂを設計し易くする構成とな
っている。
実装してなる平面ＭＣＰにおいて、配線の長短差を小さ
くして、配線容量・配線抵抗を最適化できるようにする
ことを最も主要な特徴とする。 【解決手段】たとえば、ＭＣＰ基板１１上の高速信号端
子１１ａを、該基板１１の左寄りに、低速信号端子１１
ｂを右寄りに分離して配置する。一方、ＭＣＰ基板１１
上に実装されるメインチップ２１の高速信号端子２１ａ
を、該チップ２１の左辺側に、低速信号端子２１ｂを上
下辺側に、Ｉ／Ｆ端子２２を右辺側に、それぞれ配置す
る。また、ＭＣＰ基板１１上に実装されるＩＰチップ３
１の高速信号端子３１ａを、該チップ３１の左辺側に、
低速信号端子３１ｂを右辺側に、それぞれ配置する。こ
うすることで、端子間をそれぞれつなぐ、各配線１２
ａ，１２ｂ，１３ａ，１３ｂを設計し易くする構成とな
っている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、実装基板の片面に複数のチップを実
装してなる、いわゆる平面マルチチップパッケージ（Ｍ
ＣＰ）に関するものである。
するもので、特に、実装基板の片面に複数のチップを実
装してなる、いわゆる平面マルチチップパッケージ（Ｍ
ＣＰ）に関するものである。
【０００２】
【従来の技術】図５は、従来の平面ＭＣＰの概略構成を
示すものである。
示すものである。
【０００３】従来の平面ＭＣＰ１００は、たとえば、矩
形状の実装基板１０１上に、ＩＰチップ用インターフェ
イス回路を内蔵する、ほぼ正方形に近いメインチップ１
０２と、ＩＰチップ１０３とが並べて配置されて実装さ
れている。そして、実装基板１０１上の各ＭＣＰ端子
（群）１０１ａとメインチップ１０２上の各チップ端子
（群）１０２ａとの間が端子間配線（群）１０１ｂを個
々に介して、また、メインチップ１０２上の各Ｉ／Ｆ端
子（群）１０２ｂとＩＰチップ１０３上の各チップ端子
（群）１０３ａとの間がチップ間配線（群）１０１ｃを
個々に介して、それぞれ電気的に接続されてなる構成と
されている。
形状の実装基板１０１上に、ＩＰチップ用インターフェ
イス回路を内蔵する、ほぼ正方形に近いメインチップ１
０２と、ＩＰチップ１０３とが並べて配置されて実装さ
れている。そして、実装基板１０１上の各ＭＣＰ端子
（群）１０１ａとメインチップ１０２上の各チップ端子
（群）１０２ａとの間が端子間配線（群）１０１ｂを個
々に介して、また、メインチップ１０２上の各Ｉ／Ｆ端
子（群）１０２ｂとＩＰチップ１０３上の各チップ端子
（群）１０３ａとの間がチップ間配線（群）１０１ｃを
個々に介して、それぞれ電気的に接続されてなる構成と
されている。
【０００４】しかしながら、このような構成の平面ＭＣ
Ｐ１００においては、メインチップ１０２とＩＰチップ
１０３とを単に実装基板１０１上に並べて配置したもの
であったため、メインチップ１０２およびＩＰチップ１
０３のサイズに応じて基板サイズが大きくなるという問
題があった。
Ｐ１００においては、メインチップ１０２とＩＰチップ
１０３とを単に実装基板１０１上に並べて配置したもの
であったため、メインチップ１０２およびＩＰチップ１
０３のサイズに応じて基板サイズが大きくなるという問
題があった。
【０００５】特に、ＭＣＰ端子１０１ａの近くに配置さ
れたチップ端子１０２ａとの間を接続する端子間配線１
０１ｂと、ＭＣＰ端子１０１ａから遠く離れているＩ／
Ｆ端子１０２ｂの近傍に配置されたチップ端子１０２ａ
との間を接続する端子間配線１０１ｂとで、端子間配線
１０１ｂの距離（配線長）の長短差が顕著となり、配線
容量・配線抵抗の最適化が難しく、基板設計が複雑化す
るという問題があった。
れたチップ端子１０２ａとの間を接続する端子間配線１
０１ｂと、ＭＣＰ端子１０１ａから遠く離れているＩ／
Ｆ端子１０２ｂの近傍に配置されたチップ端子１０２ａ
との間を接続する端子間配線１０１ｂとで、端子間配線
１０１ｂの距離（配線長）の長短差が顕著となり、配線
容量・配線抵抗の最適化が難しく、基板設計が複雑化す
るという問題があった。
【０００６】同様に、メインチップ１０２上のＩ／Ｆ端
子１０２ｂとＩＰチップ１０３上のチップ端子１０３ａ
との間を接続するチップ間配線１０１ｃにおいても、Ｉ
／Ｆ端子１０２ｂに近くに配置されたチップ端子１０３
ａとの間を接続するチップ間配線１０１ｃと、Ｉ／Ｆ端
子１０２ｂから遠く離れているチップ端子１０３ａとの
間を接続するチップ間配線１０１ｃとで、チップ間配線
１０１ｃの距離（配線長）の長短差が顕著となるため、
配線容量・配線抵抗の最適化を難しくし、基板設計を複
雑化させているという問題があった。
子１０２ｂとＩＰチップ１０３上のチップ端子１０３ａ
との間を接続するチップ間配線１０１ｃにおいても、Ｉ
／Ｆ端子１０２ｂに近くに配置されたチップ端子１０３
ａとの間を接続するチップ間配線１０１ｃと、Ｉ／Ｆ端
子１０２ｂから遠く離れているチップ端子１０３ａとの
間を接続するチップ間配線１０１ｃとで、チップ間配線
１０１ｃの距離（配線長）の長短差が顕著となるため、
配線容量・配線抵抗の最適化を難しくし、基板設計を複
雑化させているという問題があった。
【０００７】このように、従来は、配線の引き回しが配
線容量・配線抵抗の最適化の妨げとなり、基板設計を複
雑化させるとともに、基板サイズの大型化を招いて、基
板コストを高くしたり、信頼性を悪化させる要因にもつ
ながるものとなっていた。
線容量・配線抵抗の最適化の妨げとなり、基板設計を複
雑化させるとともに、基板サイズの大型化を招いて、基
板コストを高くしたり、信頼性を悪化させる要因にもつ
ながるものとなっていた。
【０００８】特に、端子の位置による配線の長短差のバ
ラツキは、配線容量のバランスを悪化させ、平面ＭＣＰ
としての動作スピードを大幅に劣化させるという問題を
生じ、高速動作システムでの使用は困難であった。
ラツキは、配線容量のバランスを悪化させ、平面ＭＣＰ
としての動作スピードを大幅に劣化させるという問題を
生じ、高速動作システムでの使用は困難であった。
【０００９】
【発明が解決しようとする課題】上記したように、従来
においては、端子の位置によって配線の長短差が顕著と
なり、これが、配線容量・配線抵抗の最適化を難しく
し、基板設計を複雑化させるなどの問題があった。
においては、端子の位置によって配線の長短差が顕著と
なり、これが、配線容量・配線抵抗の最適化を難しく
し、基板設計を複雑化させるなどの問題があった。
【００１０】そこで、この発明は、配線容量・配線抵抗
を容易に最適化でき、基板設計がし易くなるとともに、
基板サイズの大型化、基板コストの高騰、信頼性の悪
化、および、動作スピードの劣化を改善することが可能
な半導体装置を提供することを目的としている。
を容易に最適化でき、基板設計がし易くなるとともに、
基板サイズの大型化、基板コストの高騰、信頼性の悪
化、および、動作スピードの劣化を改善することが可能
な半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、複数の半導体
素子を実装するための実装基板と、この実装基板上に実
装される、少なくとも第１の半導体素子および第２の半
導体素子とを具備し、前記実装基板は、前記第１の半導
体素子上の信号端子のそれぞれにつながる、複数の高速
信号端子と複数の低速信号端子とがそれぞれに分離され
て配置され、前記第１の半導体素子は、主に、第１の側
辺に、前記実装基板上の高速信号端子のそれぞれにつな
がる複数の高速信号端子が、第２，第３の側辺に、前記
実装基板上の低速信号端子のそれぞれにつながる複数の
低速信号端子が、第４の側辺に、前記第２の半導体素子
上の信号端子のそれぞれつながる複数の接続用端子が配
置され、前記第２の半導体素子は、前記第１の半導体素
子上の接続用端子のそれぞれにつながる、複数の高速信
号端子と複数の低速信号端子とがそれぞれに分離されて
配置されてなる構成とされている。
めに、この発明の半導体装置にあっては、複数の半導体
素子を実装するための実装基板と、この実装基板上に実
装される、少なくとも第１の半導体素子および第２の半
導体素子とを具備し、前記実装基板は、前記第１の半導
体素子上の信号端子のそれぞれにつながる、複数の高速
信号端子と複数の低速信号端子とがそれぞれに分離され
て配置され、前記第１の半導体素子は、主に、第１の側
辺に、前記実装基板上の高速信号端子のそれぞれにつな
がる複数の高速信号端子が、第２，第３の側辺に、前記
実装基板上の低速信号端子のそれぞれにつながる複数の
低速信号端子が、第４の側辺に、前記第２の半導体素子
上の信号端子のそれぞれつながる複数の接続用端子が配
置され、前記第２の半導体素子は、前記第１の半導体素
子上の接続用端子のそれぞれにつながる、複数の高速信
号端子と複数の低速信号端子とがそれぞれに分離されて
配置されてなる構成とされている。
【００１２】この発明の半導体装置によれば、端子の位
置による配線の長短差を小さくできるようになる。これ
により、配線容量・配線抵抗の最適化が容易に可能とな
るものである。
置による配線の長短差を小さくできるようになる。これ
により、配線容量・配線抵抗の最適化が容易に可能とな
るものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】図１は、本発明の一実施形態にかかる半導
体装置の概略構成を、平面ＭＣＰを例に示すものであ
る。
体装置の概略構成を、平面ＭＣＰを例に示すものであ
る。
【００１５】この平面ＭＣＰ１０は、たとえば、ほぼ方
形状のＭＣＰ基板（実装基板）１１上に、矩形状のメイ
ンチップ（第１の半導体素子）２１と、ＩＰチップ（第
２の半導体素子）３１とが並べて配置されて実装されて
いる。
形状のＭＣＰ基板（実装基板）１１上に、矩形状のメイ
ンチップ（第１の半導体素子）２１と、ＩＰチップ（第
２の半導体素子）３１とが並べて配置されて実装されて
いる。
【００１６】そして、ＭＣＰ基板１１上の全ＭＣＰ端子
のうちの各高速信号端子（群）１１ａと、メインチップ
２１上の全チップ端子のうちの各高速信号端子（群）２
１ａとの間が、高速信号配線（群）１２ａを個々に介し
て電気的に接続されている。
のうちの各高速信号端子（群）１１ａと、メインチップ
２１上の全チップ端子のうちの各高速信号端子（群）２
１ａとの間が、高速信号配線（群）１２ａを個々に介し
て電気的に接続されている。
【００１７】また、ＭＣＰ基板１１上の全ＭＣＰ端子の
うちの各低速信号端子（群）１１ｂと、メインチップ２
１上の全チップ端子のうちの各低速信号端子（群）２１
ｂとの間が、低速信号配線（群）１２ｂを個々に介して
電気的に接続されている。
うちの各低速信号端子（群）１１ｂと、メインチップ２
１上の全チップ端子のうちの各低速信号端子（群）２１
ｂとの間が、低速信号配線（群）１２ｂを個々に介して
電気的に接続されている。
【００１８】さらに、メインチップ２１上の、接続用端
子としての全Ｉ／Ｆ端子（群）２２のうちの各高速Ｉ／
Ｆ端子（群）２２ａと、ＩＰチップ３１上の全チップ端
子のうちの各高速信号端子（群）３１ａとの間が、高速
信号配線（群）１３ａを個々に介して、それぞれ電気的
に接続されている。
子としての全Ｉ／Ｆ端子（群）２２のうちの各高速Ｉ／
Ｆ端子（群）２２ａと、ＩＰチップ３１上の全チップ端
子のうちの各高速信号端子（群）３１ａとの間が、高速
信号配線（群）１３ａを個々に介して、それぞれ電気的
に接続されている。
【００１９】また、メインチップ２１上の全Ｉ／Ｆ端子
（群）２２のうちの各低速Ｉ／Ｆ端子（群）２２ｂと、
ＩＰチップ３１上の全チップ端子のうちの各低速信号端
子（群）３１ｂとの間が、低速信号配線（群）１３ｂを
個々に介して、それぞれ電気的に接続されてなる構成と
されている。
（群）２２のうちの各低速Ｉ／Ｆ端子（群）２２ｂと、
ＩＰチップ３１上の全チップ端子のうちの各低速信号端
子（群）３１ｂとの間が、低速信号配線（群）１３ｂを
個々に介して、それぞれ電気的に接続されてなる構成と
されている。
【００２０】なお、上記Ｉ／Ｆ端子２２は、各高速Ｉ／
Ｆ端子２２ａを中心に、その両サイドに、それぞれ、各
低速Ｉ／Ｆ端子２２ｂが配置されている。
Ｆ端子２２ａを中心に、その両サイドに、それぞれ、各
低速Ｉ／Ｆ端子２２ｂが配置されている。
【００２１】図２は、上記した平面ＭＣＰ１０の、ＭＣ
Ｐ基板１１におけるＭＣＰ端子の配置例を概略的に示す
ものである。なお、ここでは、総端子数が１００ピンと
されている場合を例に説明する。
Ｐ基板１１におけるＭＣＰ端子の配置例を概略的に示す
ものである。なお、ここでは、総端子数が１００ピンと
されている場合を例に説明する。
【００２２】たとえば、このＭＣＰ基板１１は、全１０
０ピン（ピン番号１〜１００）が、高速信号端子１１ａ
（ピン番号１〜３５および８９〜１００の４７ピン）
と、低速信号端子１１ｂ（ピン番号３６〜６１の２６ピ
ン），１１ｂ（ピン番号６２〜８８の２７ピン）とに分
離され、メインチップ２１およびＩＰチップ３１を並べ
て配置する本実施形態の場合には、主として、高速信号
端子１１ａのそれぞれがＭＣＰ基板１１上のメインチッ
プ２１側に、低速信号端子１１ｂ，１１ｂのそれぞれが
ＭＣＰ基板１１のＩＰチップ３１側に配置されている。
０ピン（ピン番号１〜１００）が、高速信号端子１１ａ
（ピン番号１〜３５および８９〜１００の４７ピン）
と、低速信号端子１１ｂ（ピン番号３６〜６１の２６ピ
ン），１１ｂ（ピン番号６２〜８８の２７ピン）とに分
離され、メインチップ２１およびＩＰチップ３１を並べ
て配置する本実施形態の場合には、主として、高速信号
端子１１ａのそれぞれがＭＣＰ基板１１上のメインチッ
プ２１側に、低速信号端子１１ｂ，１１ｂのそれぞれが
ＭＣＰ基板１１のＩＰチップ３１側に配置されている。
【００２３】図３は、上記した平面ＭＣＰ１０の、メイ
ンチップ２１におけるチップ端子の配置例を概略的に示
すものである。なお、ここでは、総端子数が１４４ピン
とされている場合を例に説明する。
ンチップ２１におけるチップ端子の配置例を概略的に示
すものである。なお、ここでは、総端子数が１４４ピン
とされている場合を例に説明する。
【００２４】たとえば、このメインチップ２１は、ＩＰ
チップ用インターフェイス回路を内蔵し、チップサイズ
（ＩＰチップ３１に対向する辺Ｙと対向しない辺Ｘとの
比）がほぼ２：１とされている。そして、メインチップ
２１およびＩＰチップ３１を並べて配置する本実施形態
の場合には、主として、全１４４ピン（ピン番号１〜１
４４）のうち、高速信号端子２１ａ（ピン番号１〜４７
の４７ピン）のそれぞれが該チップ２１の左辺（第１の
側辺）に、低速信号端子２１ｂ（ピン番号１１８〜１４
４の２７ピン），２１ｂ（ピン番号４８〜７３の２６ピ
ン）のそれぞれが該チップ２１の上下の各辺（ＩＰチッ
プ３１に対向しない、第２，第３の側辺）に、Ｉ／Ｆ端
子２２（ピン番号７４〜１１７の４４ピン）のそれぞれ
が該チップ２１の右辺（ＩＰチップ３１に対向する、第
４の側辺）に、それぞれ配置されている。
チップ用インターフェイス回路を内蔵し、チップサイズ
（ＩＰチップ３１に対向する辺Ｙと対向しない辺Ｘとの
比）がほぼ２：１とされている。そして、メインチップ
２１およびＩＰチップ３１を並べて配置する本実施形態
の場合には、主として、全１４４ピン（ピン番号１〜１
４４）のうち、高速信号端子２１ａ（ピン番号１〜４７
の４７ピン）のそれぞれが該チップ２１の左辺（第１の
側辺）に、低速信号端子２１ｂ（ピン番号１１８〜１４
４の２７ピン），２１ｂ（ピン番号４８〜７３の２６ピ
ン）のそれぞれが該チップ２１の上下の各辺（ＩＰチッ
プ３１に対向しない、第２，第３の側辺）に、Ｉ／Ｆ端
子２２（ピン番号７４〜１１７の４４ピン）のそれぞれ
が該チップ２１の右辺（ＩＰチップ３１に対向する、第
４の側辺）に、それぞれ配置されている。
【００２５】また、上記Ｉ／Ｆ端子２２は、たとえば、
右辺のほぼ中央に、高速Ｉ／Ｆ端子（ピン番号８７〜１
０８の２２ピン）２２ａが配置され、その上下（両側）
に、低速Ｉ／Ｆ端子（ピン番号１０９〜１１７の９ピ
ン）２２ｂ，低速Ｉ／Ｆ端子（ピン番号７４〜８６の１
３ピン）２２ｂが、それぞれ配置されている。
右辺のほぼ中央に、高速Ｉ／Ｆ端子（ピン番号８７〜１
０８の２２ピン）２２ａが配置され、その上下（両側）
に、低速Ｉ／Ｆ端子（ピン番号１０９〜１１７の９ピ
ン）２２ｂ，低速Ｉ／Ｆ端子（ピン番号７４〜８６の１
３ピン）２２ｂが、それぞれ配置されている。
【００２６】図４は、上記した平面ＭＣＰ１０の、ＩＰ
チップ３１におけるチップ端子の配置例を概略的に示す
ものである。なお、ここでは、総端子数が４４ピンとさ
れている、フラッシュメモリを例に説明する。
チップ３１におけるチップ端子の配置例を概略的に示す
ものである。なお、ここでは、総端子数が４４ピンとさ
れている、フラッシュメモリを例に説明する。
【００２７】たとえば、このＩＰチップ３１は、全４４
ピン（ピン番号１〜４４）が、高速信号端子３１ａ（ピ
ン番号１〜２０および４３，４４の２２ピン）と、低速
信号端子３１ｂ（ピン番号２１〜３３の１３ピン），３
１ｂ（ピン番号３４〜４２の９ピン）とに分離され、メ
インチップ２１およびＩＰチップ３１を並べて配置する
本実施形態の場合には、主として、高速信号端子３１ａ
のそれぞれがＩＰチップ３１の左側（メインチップ２１
側）に、低速信号端子３１ｂ，３１ｂのそれぞれがＩＰ
チップ３１の右側（反メインチップ２１側）に配置され
ている。
ピン（ピン番号１〜４４）が、高速信号端子３１ａ（ピ
ン番号１〜２０および４３，４４の２２ピン）と、低速
信号端子３１ｂ（ピン番号２１〜３３の１３ピン），３
１ｂ（ピン番号３４〜４２の９ピン）とに分離され、メ
インチップ２１およびＩＰチップ３１を並べて配置する
本実施形態の場合には、主として、高速信号端子３１ａ
のそれぞれがＩＰチップ３１の左側（メインチップ２１
側）に、低速信号端子３１ｂ，３１ｂのそれぞれがＩＰ
チップ３１の右側（反メインチップ２１側）に配置され
ている。
【００２８】このような構成においては、たとえば、Ｍ
ＣＰ基板１１上にメインチップ２１とＩＰチップ３１と
を並べて配置した後、ＭＣＰ基板１１上の各高速信号端
子１１ａと、メインチップ２１上の各高速信号端子２１
ａとの間を、それぞれ、高速信号配線１２ａを介して接
続するとともに、ＭＣＰ基板１１上の各低速信号端子１
１ｂと、メインチップ２１上の各低速信号端子２１ｂと
の間を、それぞれ、低速信号配線１２ｂを介して接続す
る。
ＣＰ基板１１上にメインチップ２１とＩＰチップ３１と
を並べて配置した後、ＭＣＰ基板１１上の各高速信号端
子１１ａと、メインチップ２１上の各高速信号端子２１
ａとの間を、それぞれ、高速信号配線１２ａを介して接
続するとともに、ＭＣＰ基板１１上の各低速信号端子１
１ｂと、メインチップ２１上の各低速信号端子２１ｂと
の間を、それぞれ、低速信号配線１２ｂを介して接続す
る。
【００２９】また、メインチップ２１上の各高速Ｉ／Ｆ
端子２２ａと、ＩＰチップ３１上の各高速信号端子３１
ａとの間を、それぞれ、高速信号配線１３ａを介して接
続するとともに、メインチップ２１上の各低速Ｉ／Ｆ端
子２２ｂと、ＩＰチップ３１上の各低速信号端子３１ｂ
との間を、それぞれ、低速信号配線１３ｂを介して接続
することで、図１に示した構成の平面ＭＣＰ１０を簡単
に得ることができる。
端子２２ａと、ＩＰチップ３１上の各高速信号端子３１
ａとの間を、それぞれ、高速信号配線１３ａを介して接
続するとともに、メインチップ２１上の各低速Ｉ／Ｆ端
子２２ｂと、ＩＰチップ３１上の各低速信号端子３１ｂ
との間を、それぞれ、低速信号配線１３ｂを介して接続
することで、図１に示した構成の平面ＭＣＰ１０を簡単
に得ることができる。
【００３０】このような構成によれば、端子の位置によ
る配線の長短差を小さくできるようになる。
る配線の長短差を小さくできるようになる。
【００３１】すなわち、ＭＣＰ基板１１上の各高速信号
端子１１ａとメインチップ２１上の各高速信号端子２１
ａとの間をそれぞれ接続するための高速信号配線１２
ａ、ＭＣＰ基板１１上の各低速信号端子１１ｂとメイン
チップ２１上の各低速信号端子２１ｂとの間をそれぞれ
接続するための低速信号配線１２ｂ、メインチップ２１
上の各高速Ｉ／Ｆ端子２２ａとＩＰチップ３１上の各高
速信号端子３１ａとの間をそれぞれ接続するための高速
信号配線１３ａ、および、メインチップ２１上の各低速
Ｉ／Ｆ端子２２ｂとＩＰチップ３１上の各低速信号端子
３１ｂとの間をそれぞれ接続するための低速信号配線１
３ｂを、いずれも必要以上に引き回すことなく、ＭＣＰ
基板１１上の各高速信号端子１１ａとメインチップ２１
上の各高速信号端子２１ａとの間、ＭＣＰ基板１１上の
各低速信号端子１１ｂとメインチップ２１上の各低速信
号端子２１ｂとの間、メインチップ２１上の各高速Ｉ／
Ｆ端子２２ａとＩＰチップ３１上の各高速信号端子３１
ａとの間、メインチップ２１上の各低速Ｉ／Ｆ端子２２
ｂとＩＰチップ３１上の各低速信号端子３１ｂとの間
を、それぞれ接続できるようになる。
端子１１ａとメインチップ２１上の各高速信号端子２１
ａとの間をそれぞれ接続するための高速信号配線１２
ａ、ＭＣＰ基板１１上の各低速信号端子１１ｂとメイン
チップ２１上の各低速信号端子２１ｂとの間をそれぞれ
接続するための低速信号配線１２ｂ、メインチップ２１
上の各高速Ｉ／Ｆ端子２２ａとＩＰチップ３１上の各高
速信号端子３１ａとの間をそれぞれ接続するための高速
信号配線１３ａ、および、メインチップ２１上の各低速
Ｉ／Ｆ端子２２ｂとＩＰチップ３１上の各低速信号端子
３１ｂとの間をそれぞれ接続するための低速信号配線１
３ｂを、いずれも必要以上に引き回すことなく、ＭＣＰ
基板１１上の各高速信号端子１１ａとメインチップ２１
上の各高速信号端子２１ａとの間、ＭＣＰ基板１１上の
各低速信号端子１１ｂとメインチップ２１上の各低速信
号端子２１ｂとの間、メインチップ２１上の各高速Ｉ／
Ｆ端子２２ａとＩＰチップ３１上の各高速信号端子３１
ａとの間、メインチップ２１上の各低速Ｉ／Ｆ端子２２
ｂとＩＰチップ３１上の各低速信号端子３１ｂとの間
を、それぞれ接続できるようになる。
【００３２】これにより、端子の位置によらず、配線の
長短差をできるだけ小さくすることができる結果、配線
容量・配線抵抗の最適化が容易に可能となるとともに、
基板設計がし易くなるものである。
長短差をできるだけ小さくすることができる結果、配線
容量・配線抵抗の最適化が容易に可能となるとともに、
基板設計がし易くなるものである。
【００３３】しかも、配線容量・配線抵抗を小さくでき
るため、基板サイズの大型化、基板コストの高騰、信頼
性の悪化の改善のみでなく、動作スピードの高速な平面
ＭＣＰを実現することが可能である。
るため、基板サイズの大型化、基板コストの高騰、信頼
性の悪化の改善のみでなく、動作スピードの高速な平面
ＭＣＰを実現することが可能である。
【００３４】特に、ＭＣＰ基板１１上の高速信号端子１
１ａおよびメインチップ２１上の高速信号端子２１ａと
して、たとえば、アナログ入力兼用端子（ＡＩＮ）、ア
ナログ電源端子（ＶＲＥＦＨ／ＶＲＥＦＬ／ＡＶＣＣ／
ＡＶＳＳ）、発振回路入出力端子（Ｘ１／Ｘ２／ＸＴ１
／ＸＴ２）、主要電源端子（ＤＶＣＣ／ＤＶＳＳ）、タ
イマー回路およびＳＩＯ回路高速入出力・クロック端子
（ＴｎＯＵＴ／ＴＸＤｎ／ＲＸＤｎ／ＳＣＬＫｎ）など
を割り付けた場合には、ＡＤＣ精度の劣化、発振特性の
劣化、ノイズの発生、および、動作スピードの劣化を防
止できる。
１ａおよびメインチップ２１上の高速信号端子２１ａと
して、たとえば、アナログ入力兼用端子（ＡＩＮ）、ア
ナログ電源端子（ＶＲＥＦＨ／ＶＲＥＦＬ／ＡＶＣＣ／
ＡＶＳＳ）、発振回路入出力端子（Ｘ１／Ｘ２／ＸＴ１
／ＸＴ２）、主要電源端子（ＤＶＣＣ／ＤＶＳＳ）、タ
イマー回路およびＳＩＯ回路高速入出力・クロック端子
（ＴｎＯＵＴ／ＴＸＤｎ／ＲＸＤｎ／ＳＣＬＫｎ）など
を割り付けた場合には、ＡＤＣ精度の劣化、発振特性の
劣化、ノイズの発生、および、動作スピードの劣化を防
止できる。
【００３５】また、ＭＣＰ基板１１上の低速信号端子１
１ｂおよびメインチップ２１上の低速信号端子２１ｂと
しては、たとえば、入出力ポート端子（ＰＴｎ）や入力
端子（〜ＮＭＩ）を割り付けるのが良い。
１ｂおよびメインチップ２１上の低速信号端子２１ｂと
しては、たとえば、入出力ポート端子（ＰＴｎ）や入力
端子（〜ＮＭＩ）を割り付けるのが良い。
【００３６】また、メインチップ２１上の高速Ｉ／Ｆ端
子２２ａおよびＩＰチップ３１上の高速信号端子３１ａ
として、たとえば、制御端子（ＣＥＢ／ＯＥＢ／ＷＥＢ
／ＲＤＹ）やデータ端子（ＩＯｎ）を割り付けるように
した場合には、動作スピードの劣化を防止できる。
子２２ａおよびＩＰチップ３１上の高速信号端子３１ａ
として、たとえば、制御端子（ＣＥＢ／ＯＥＢ／ＷＥＢ
／ＲＤＹ）やデータ端子（ＩＯｎ）を割り付けるように
した場合には、動作スピードの劣化を防止できる。
【００３７】さらには、メインチップ２１上の低速Ｉ／
Ｆ端子２２ｂおよびＩ／Ｐチップ３１の低速信号端子３
１ｂとしては、たとえば、アドレス端子（Ａｎ）を割り
付けるのが良い。
Ｆ端子２２ｂおよびＩ／Ｐチップ３１の低速信号端子３
１ｂとしては、たとえば、アドレス端子（Ａｎ）を割り
付けるのが良い。
【００３８】また、本実施形態の平面ＭＣＰ１０におい
ては、ＭＣＰ基板１１上の低速信号端子１１ｂとメイン
チップ２１上の低速信号端子２１ｂとの間を接続する、
低速信号配線１２ｂを形成するための領域を広く取るこ
とができる。そのため、配線の設計がし易くなるだけで
なく、該領域内に電源間コンデンサの付加が可能となる
など、ＭＣＰシステムとしてノイズの低減が図れる。
ては、ＭＣＰ基板１１上の低速信号端子１１ｂとメイン
チップ２１上の低速信号端子２１ｂとの間を接続する、
低速信号配線１２ｂを形成するための領域を広く取るこ
とができる。そのため、配線の設計がし易くなるだけで
なく、該領域内に電源間コンデンサの付加が可能となる
など、ＭＣＰシステムとしてノイズの低減が図れる。
【００３９】なお、上記した本発明の一実施形態におい
ては、各配線が単一層からなる場合を例に説明したが、
これに限らず、たとえば多層配線構造を用いて各配線を
形成することも可能である。
ては、各配線が単一層からなる場合を例に説明したが、
これに限らず、たとえば多層配線構造を用いて各配線を
形成することも可能である。
【００４０】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００４１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、配線容量・配線抵抗を容易に最適化でき、基板設計
がし易くなるとともに、基板サイズの大型化、基板コス
トの高騰、信頼性の悪化、および、動作スピードの劣化
を改善することが可能な半導体装置を提供できる。
ば、配線容量・配線抵抗を容易に最適化でき、基板設計
がし易くなるとともに、基板サイズの大型化、基板コス
トの高騰、信頼性の悪化、および、動作スピードの劣化
を改善することが可能な半導体装置を提供できる。
【図１】この発明の一実施形態にかかる半導体装置の構
成を、平面ＭＣＰを例に示す概略図。
成を、平面ＭＣＰを例に示す概略図。
【図２】同じく、ＭＣＰ端子の配置例を示すＭＣＰ基板
の概略平面図。
の概略平面図。
【図３】同じく、チップ端子の配置例を示すメインチッ
プの概略平面図。
プの概略平面図。
【図４】同じく、チップ端子の配置例を示すＩＰチップ
の概略平面図。
の概略平面図。
【図５】従来技術とその問題点を説明するために示す、
平面ＭＣＰの概略構成図。
平面ＭＣＰの概略構成図。
１０…平面ＭＣＰ １１…ＭＣＰ基板 １１ａ…高速信号端子（群） １１ｂ…低速信号端子（群） １２ａ…高速信号配線（群） １２ｂ…低速信号配線（群） １３ａ…高速信号配線（群） １３ｂ…低速信号配線（群） ２１…メインチップ ２１ａ…高速信号端子（群） ２１ｂ…低速信号端子（群） ２２…Ｉ／Ｆ端子（群） ２２ａ…高速Ｉ／Ｆ端子（群） ２２ｂ…低速Ｉ／Ｆ端子（群） ３１…ＩＰチップ ３１ａ…高速信号端子（群） ３１ｂ…低速信号端子（群）
Claims (4)
- 【請求項１】 複数の半導体素子を実装するための実装
基板と、 この実装基板上に実装される、少なくとも第１の半導体
素子および第２の半導体素子とを具備し、 前記実装基板は、前記第１の半導体素子上の信号端子の
それぞれにつながる、複数の高速信号端子と複数の低速
信号端子とがそれぞれに分離されて配置され、 前記第１の半導体素子は、主に、第１の側辺に、前記実
装基板上の高速信号端子のそれぞれにつながる複数の高
速信号端子が、第２，第３の側辺に、前記実装基板上の
低速信号端子のそれぞれにつながる複数の低速信号端子
が、第４の側辺に、前記第２の半導体素子上の信号端子
のそれぞれつながる複数の接続用端子が配置され、 前記第２の半導体素子は、前記第１の半導体素子上の接
続用端子のそれぞれにつながる、複数の高速信号端子と
複数の低速信号端子とがそれぞれに分離されて配置され
てなることを特徴とする半導体装置。 - 【請求項２】 前記実装基板には、該実装基板上の各高
速信号端子と前記第１の半導体素子上の各高速信号端子
との間をそれぞれ接続する複数の第１の高速信号配線、
該実装基板上の各低速信号端子と前記第１の半導体素子
上の各低速信号端子との間をそれぞれ接続する複数の第
１の低速信号配線、前記第１の半導体素子上の各接続用
端子と前記第２の半導体素子上の各高速信号端子との間
をそれぞれ接続する複数の第２の高速信号配線、およ
び、前記第１の半導体素子上の各接続用端子と前記第２
の半導体素子上の各低速信号端子との間をそれぞれ接続
する複数の第２の低速信号配線が、それぞれ設けられて
なることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の半導体素子は、前記第１，第
４の側辺と前記第２，第３の側辺との比がほぼ２対１で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１の半導体素子における、前記接
続用端子は複数の高速信号端子と複数の低速信号端子と
からなり、高速信号端子群の両側に低速信号端子群がそ
れぞれ配置されていることを特徴とする請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18391399A JP2001015674A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18391399A JP2001015674A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015674A true JP2001015674A (ja) | 2001-01-19 |
Family
ID=16144013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18391399A Pending JP2001015674A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015674A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266402A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
| CN113312302A (zh) * | 2020-02-27 | 2021-08-27 | 精工爱普生株式会社 | 半导体装置 |
| DE102021125278A1 (de) | 2020-10-05 | 2022-04-07 | Denso Corporation | Multichipmodul und elektronische Steuereinheit |
-
1999
- 1999-06-29 JP JP18391399A patent/JP2001015674A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266402A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
| CN113312302A (zh) * | 2020-02-27 | 2021-08-27 | 精工爱普生株式会社 | 半导体装置 |
| CN113312302B (zh) * | 2020-02-27 | 2023-11-14 | 精工爱普生株式会社 | 半导体装置 |
| DE102021125278A1 (de) | 2020-10-05 | 2022-04-07 | Denso Corporation | Multichipmodul und elektronische Steuereinheit |
| DE102021125278B4 (de) | 2020-10-05 | 2023-12-07 | Denso Corporation | Multichipmodule und elektronische Steuereinheiten |
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