JP2790734B2 - 半導体装置 - Google Patents
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- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、内蔵回路と、この内
蔵回路の複数の入，出力端子と、この入，出力端子にリ
ードを介して接続された入，出力ピンとを備えた半導体
装置に関するものである。
蔵回路の複数の入，出力端子と、この入，出力端子にリ
ードを介して接続された入，出力ピンとを備えた半導体
装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例を図８ないし図
１０を用いて説明する。図９において、１は基板であ
り、この基板１の上には図１０に示す内蔵回路Ｓを有す
るチップ２が搭載されており、これら全体は樹脂から成
るパッケージ３で被われている。パッケージ３の側面か
らはＮ本の入力ピン４と出力ピン５とが配列状態で突出
している。
１０を用いて説明する。図９において、１は基板であ
り、この基板１の上には図１０に示す内蔵回路Ｓを有す
るチップ２が搭載されており、これら全体は樹脂から成
るパッケージ３で被われている。パッケージ３の側面か
らはＮ本の入力ピン４と出力ピン５とが配列状態で突出
している。
【０００３】この場合、内蔵回路ＳにはＮ個の入力端子
Ｉ１〜ＩＮと、出力端子Ｏ１〜ＯＮとが設けられ、この
入力端子Ｉ１〜ＩＮと出力端子Ｏ１〜ＯＮの端子番号
は、一定方向（矢印ａ方向）に昇順となるように配列さ
れ、それぞれリード６及びボンディングワイヤ７を介し
て入力ピン４，出力ピン５に接続されている。従って、
入力ピン，出力ピンのピン番号は矢印ａ方向に向かって
昇順となるように設定される。
Ｉ１〜ＩＮと、出力端子Ｏ１〜ＯＮとが設けられ、この
入力端子Ｉ１〜ＩＮと出力端子Ｏ１〜ＯＮの端子番号
は、一定方向（矢印ａ方向）に昇順となるように配列さ
れ、それぞれリード６及びボンディングワイヤ７を介し
て入力ピン４，出力ピン５に接続されている。従って、
入力ピン，出力ピンのピン番号は矢印ａ方向に向かって
昇順となるように設定される。
【０００４】上記構成の半導体装置を１個のマイクロプ
ロセッサＰ１，Ｐ２，Ｐ３とした場合、並列処理プロセ
ッサを構成するには、図１１に示すように基板８に設け
た複数のパッド９ａ，９ｂに入出力ピン４，５を接続
し、かつ各パッド９ｂ，９ａ間を接続パターン１０で接
続することにより、各マイクロプロセッサＰ１，Ｐ２，
Ｐ３を並列接続（従属接続）でき、これにより並列処理
プロセッサを構成できる。
ロセッサＰ１，Ｐ２，Ｐ３とした場合、並列処理プロセ
ッサを構成するには、図１１に示すように基板８に設け
た複数のパッド９ａ，９ｂに入出力ピン４，５を接続
し、かつ各パッド９ｂ，９ａ間を接続パターン１０で接
続することにより、各マイクロプロセッサＰ１，Ｐ２，
Ｐ３を並列接続（従属接続）でき、これにより並列処理
プロセッサを構成できる。
【０００５】動作は次のとおりである。マイクロプロセ
ッサＰ１によって処理されたデータは、マイクロプロセ
ッサＰ１の出力ピン５とマイクロプロセッサＰ２の入力
ピン４とを１対１で接続する均一な長さの接続パターン
１０を通ってマイクロプロセッサＰ２に至り、そこで処
理されたデータはまったく同じ動作でマイクロプロセッ
サＰ３に至る。
ッサＰ１によって処理されたデータは、マイクロプロセ
ッサＰ１の出力ピン５とマイクロプロセッサＰ２の入力
ピン４とを１対１で接続する均一な長さの接続パターン
１０を通ってマイクロプロセッサＰ２に至り、そこで処
理されたデータはまったく同じ動作でマイクロプロセッ
サＰ３に至る。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されていたので、複数の入，出力ピン
４，５のピン番号が一定方向に昇順となる一種類の配列
しか得られず、基板実装におけるフレキシビリティは低
い。また、従来の半導体装置としてのマイクロプロセッ
サＰ１〜Ｐ３を基板８上に接続して並列処理プロセッサ
を構成するとき、高密度実装を追求してマイクロプロセ
ッサＰ１〜Ｐ３を基板８の表，裏に接続パターン１０で
つなぎパイプライン結合を形成すると、図１２で示すよ
うにマイクロプロセッサＰ１の出力ピン５と、マイクロ
プロセッサＰ２の入力ピン４とでピン配列が反転するた
め、上記パイプラインの方向を優先するとマイクロプロ
セッサ間の接続パターン長を均一に保つことが困難とな
り、接続パターン長を均一に保とうとするとパイプライ
ンの方向がままならないとう問題点があった。
上のように構成されていたので、複数の入，出力ピン
４，５のピン番号が一定方向に昇順となる一種類の配列
しか得られず、基板実装におけるフレキシビリティは低
い。また、従来の半導体装置としてのマイクロプロセッ
サＰ１〜Ｐ３を基板８上に接続して並列処理プロセッサ
を構成するとき、高密度実装を追求してマイクロプロセ
ッサＰ１〜Ｐ３を基板８の表，裏に接続パターン１０で
つなぎパイプライン結合を形成すると、図１２で示すよ
うにマイクロプロセッサＰ１の出力ピン５と、マイクロ
プロセッサＰ２の入力ピン４とでピン配列が反転するた
め、上記パイプラインの方向を優先するとマイクロプロ
セッサ間の接続パターン長を均一に保つことが困難とな
り、接続パターン長を均一に保とうとするとパイプライ
ンの方向がままならないとう問題点があった。
【０００７】第１の発明及び第２の発明は上記のような
問題点を解決するためになされたもので、基板実装に関
してフレキシビリティが高くなるようにし、また基板表
裏に搭載された半導体装置間でピン配列が反転しない半
導体装置を得ることを目的とする。
問題点を解決するためになされたもので、基板実装に関
してフレキシビリティが高くなるようにし、また基板表
裏に搭載された半導体装置間でピン配列が反転しない半
導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
装置は、１本のリードに対して２個の入，出力端子への
接続を切換える複数の切換回路と、この切換回路に切換
信号を供給する制御ピンとを設けた。
装置は、１本のリードに対して２個の入，出力端子への
接続を切換える複数の切換回路と、この切換回路に切換
信号を供給する制御ピンとを設けた。
【０００９】第２の発明に係る半導体装置では、上記内
蔵回路の入，出力端子は端子番号順に配列され、これら
と同数上記切換回路を設けて配列し、そのそれぞれの第
１端子側に、この切換回路の配列方向に対して入，出力
端子を昇順に接続し、そのそれぞれの第２端子側に、
入，出力端子を降順に接続した。
蔵回路の入，出力端子は端子番号順に配列され、これら
と同数上記切換回路を設けて配列し、そのそれぞれの第
１端子側に、この切換回路の配列方向に対して入，出力
端子を昇順に接続し、そのそれぞれの第２端子側に、
入，出力端子を降順に接続した。
【００１０】
【作用】第１の発明に係る半導体装置では、制御ピンか
ら切換回路に切換信号を供給し、１本のリードに対して
２個の入，出力端子への接続を切換えることができる。
ら切換回路に切換信号を供給し、１本のリードに対して
２個の入，出力端子への接続を切換えることができる。
【００１１】第２の発明に係る半導体装置では、制御ピ
ンからの信号で切換回路を制御して、入，出力ピンの昇
順，降順二種類の接続を選択することができる。
ンからの信号で切換回路を制御して、入，出力ピンの昇
順，降順二種類の接続を選択することができる。
【００１２】
【実施例】本発明に係る半導体装置の一実施例を図１な
いし図２を用いて説明する。図中図８ないし図１２と同
じものは同一符号を付して説明を省略する。図１，図２
において、内蔵回路Ｓは、端子番号順に配列された入力
端子Ｉ１〜ＩＮと出力端子Ｏ１〜ＯＮとを有し、入，出
力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮと同数の入，出力側の切
換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮが設けられ、入力側の切
換回路Ｔ１〜ＴＮの入力側Ｔｃに入力ピン４がボンディ
ングワイヤ７を介して接続され、出力側の切換回路Ｍ１
〜ＭＮの出力側Ｍｃにボンディングワイヤ７を介して出
力ピン５が接続される。各入力側の切換回路Ｔ１〜ＴＮ
及び出力側の切換回路Ｍ１〜ＭＮには、別途に設けた制
御ピン１１を介して供給される切換信号１２が入力され
る。各切換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮは図２に示すよ
うに、入，出力バッファ１３，１４と、Ｈレベルイネー
ブルタイプのトライステートバッファ１５及びＬレベル
イネーブルタイプのトライステートバッファ１６とから
成り、上記切換信号１２に基づき第１端子Ｔａ，Ｍａと
第２端子Ｔｂ，Ｍｂとのいずれかが選択される。すなわ
ち、Ｈレベルの切換信号１２でトライステートバッファ
１５がオンして第１端子Ｔａ，Ｍａが選択され、Ｌレベ
ルの切換信号１２でトライステートバッファ１６がオン
して第２端子Ｔｂ，Ｍｂが選択される。切換回路Ｔ１〜
ＴＮの各第１端子Ｔａには一定方向（矢印ａ方向）に対
し、入力端子Ｉ１〜ＩＮが昇順に接続され、また第２端
子Ｔｂには入力端子Ｉ１〜ＩＮが降順に接続される。ま
た切換回路Ｍ１〜ＭＮの各第２端子Ｍａには一定方向
（矢印ａ方向）に対し出力端子Ｏ１〜ＯＮが昇順に接続
され、また第２端子Ｍｂには出力端子Ｏ１〜ＯＮが降順
に接続される。
いし図２を用いて説明する。図中図８ないし図１２と同
じものは同一符号を付して説明を省略する。図１，図２
において、内蔵回路Ｓは、端子番号順に配列された入力
端子Ｉ１〜ＩＮと出力端子Ｏ１〜ＯＮとを有し、入，出
力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮと同数の入，出力側の切
換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮが設けられ、入力側の切
換回路Ｔ１〜ＴＮの入力側Ｔｃに入力ピン４がボンディ
ングワイヤ７を介して接続され、出力側の切換回路Ｍ１
〜ＭＮの出力側Ｍｃにボンディングワイヤ７を介して出
力ピン５が接続される。各入力側の切換回路Ｔ１〜ＴＮ
及び出力側の切換回路Ｍ１〜ＭＮには、別途に設けた制
御ピン１１を介して供給される切換信号１２が入力され
る。各切換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮは図２に示すよ
うに、入，出力バッファ１３，１４と、Ｈレベルイネー
ブルタイプのトライステートバッファ１５及びＬレベル
イネーブルタイプのトライステートバッファ１６とから
成り、上記切換信号１２に基づき第１端子Ｔａ，Ｍａと
第２端子Ｔｂ，Ｍｂとのいずれかが選択される。すなわ
ち、Ｈレベルの切換信号１２でトライステートバッファ
１５がオンして第１端子Ｔａ，Ｍａが選択され、Ｌレベ
ルの切換信号１２でトライステートバッファ１６がオン
して第２端子Ｔｂ，Ｍｂが選択される。切換回路Ｔ１〜
ＴＮの各第１端子Ｔａには一定方向（矢印ａ方向）に対
し、入力端子Ｉ１〜ＩＮが昇順に接続され、また第２端
子Ｔｂには入力端子Ｉ１〜ＩＮが降順に接続される。ま
た切換回路Ｍ１〜ＭＮの各第２端子Ｍａには一定方向
（矢印ａ方向）に対し出力端子Ｏ１〜ＯＮが昇順に接続
され、また第２端子Ｍｂには出力端子Ｏ１〜ＯＮが降順
に接続される。
【００１３】次に動作を説明する。図１において、制御
ピン１１よりＨレベルの切換信号１２を切換回路Ｔ１〜
ＴＮ，Ｍ１〜ＭＮに供給すると、上記第１端子Ｔａ，Ｍ
ａが選択されるので、入，出力ピン４，５には内蔵回路
Ｓの入，出力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮが一定方向
（矢印ａ方向）に対し昇順に接続され、入，出力ピン
４，５は昇順配列となる。また、制御ピン１１よりＬレ
ベルの切換信号１２を供給すると、上記第２端子Ｔｂ，
Ｍｂが選択されるので、入，出力ピン４，５には上記
入，出力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮが一定方向（矢印
ａ方向）に対し降順に接続され、入，出力ピン４，５は
降順に設定される。各切換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮ
の入，出力側Ｔｃ，Ｍｃはボンディングワイヤ７を介し
て入，出力ピン４，５と接続しているため、以上の動作
により入，出力ピン４，５の配列を矢印ａ方向に対し昇
順と降順の二通りに切換えることができる。
ピン１１よりＨレベルの切換信号１２を切換回路Ｔ１〜
ＴＮ，Ｍ１〜ＭＮに供給すると、上記第１端子Ｔａ，Ｍ
ａが選択されるので、入，出力ピン４，５には内蔵回路
Ｓの入，出力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮが一定方向
（矢印ａ方向）に対し昇順に接続され、入，出力ピン
４，５は昇順配列となる。また、制御ピン１１よりＬレ
ベルの切換信号１２を供給すると、上記第２端子Ｔｂ，
Ｍｂが選択されるので、入，出力ピン４，５には上記
入，出力端子Ｉ１〜ＩＮ，Ｏ１〜ＯＮが一定方向（矢印
ａ方向）に対し降順に接続され、入，出力ピン４，５は
降順に設定される。各切換回路Ｔ１〜ＴＮ，Ｍ１〜ＭＮ
の入，出力側Ｔｃ，Ｍｃはボンディングワイヤ７を介し
て入，出力ピン４，５と接続しているため、以上の動作
により入，出力ピン４，５の配列を矢印ａ方向に対し昇
順と降順の二通りに切換えることができる。
【００１４】半導体装置を１個のマイクロプロセッサＰ
１〜Ｐ５とし、基板の表裏に搭載して並列処理プロセッ
サを構成した場合を図３ないし図４に示す。図中、図
１，図２と同じものは同一符号を用いて説明を省略して
いる。図４において、基板８の表，裏交互に搭載された
マイクロプロセッサＰ１〜Ｐ５間は導線より成るスルー
ホール１７を介して接続されているが、このとき裏面側
のマイクロプロセッサＰ２，Ｐ４の入，出力ピンを配列
することによりマイクロプロセッサＰ１，Ｐ３の出力ピ
ン５とマイクロプロセッサＰ２，Ｐ４の入力ピン４のピ
ン配列は図１，図２を用いて説明した動作により反転す
ることなく一致するため、スルーホール１７の導線の長
さを均一に保ったまま、パイプライン結合させて、基板
表裏交互に連続してデータ処理を行う並列処理プロセッ
サを実現できる。
１〜Ｐ５とし、基板の表裏に搭載して並列処理プロセッ
サを構成した場合を図３ないし図４に示す。図中、図
１，図２と同じものは同一符号を用いて説明を省略して
いる。図４において、基板８の表，裏交互に搭載された
マイクロプロセッサＰ１〜Ｐ５間は導線より成るスルー
ホール１７を介して接続されているが、このとき裏面側
のマイクロプロセッサＰ２，Ｐ４の入，出力ピンを配列
することによりマイクロプロセッサＰ１，Ｐ３の出力ピ
ン５とマイクロプロセッサＰ２，Ｐ４の入力ピン４のピ
ン配列は図１，図２を用いて説明した動作により反転す
ることなく一致するため、スルーホール１７の導線の長
さを均一に保ったまま、パイプライン結合させて、基板
表裏交互に連続してデータ処理を行う並列処理プロセッ
サを実現できる。
【００１５】また、本発明に係る半導体装置としての１
個のマイクロプロセッサＰ１〜Ｐ５を基板両面に搭載し
て並列処理プロセッサを構成する場合、図５で示すよう
にマイクロプロセッサＰ１ないしＰ５間を接続するパタ
ーン切換スイッチ１８を設けてもよく、このように構成
すれば、並列処理プロセッサの途中の段に非連続な固定
故障が発生したとき、例えば図５中のＰ２に故障が生じ
たときに、パターン切換スイッチ１８によりマイクロプ
ロセッサＰ１とマイクロプロセッサＰ３を接続し、一方
プロセッサＰ２の出力ラインをカットすることで、故障
段の影響が以降の接続プロセッサに及ぼすことを避け、
故障段をバイパスすることで、縮退処理が可能である。
個のマイクロプロセッサＰ１〜Ｐ５を基板両面に搭載し
て並列処理プロセッサを構成する場合、図５で示すよう
にマイクロプロセッサＰ１ないしＰ５間を接続するパタ
ーン切換スイッチ１８を設けてもよく、このように構成
すれば、並列処理プロセッサの途中の段に非連続な固定
故障が発生したとき、例えば図５中のＰ２に故障が生じ
たときに、パターン切換スイッチ１８によりマイクロプ
ロセッサＰ１とマイクロプロセッサＰ３を接続し、一方
プロセッサＰ２の出力ラインをカットすることで、故障
段の影響が以降の接続プロセッサに及ぼすことを避け、
故障段をバイパスすることで、縮退処理が可能である。
【００１６】なお、本発明に係る半導体装置を１個のメ
モリとして、基板両面に搭載した場合を図６，図７に示
す。図３，図４の構成要素に相当する部分は同一符号を
付した。基板１上に実装されたメモリＲ１，Ｒ２は同一
のチップ２にボンディングワイヤ７を介して接続された
同一信号ピン１９とアドレスピン２０とが設けられ、図
７に示すように制御ピン１１が供給する切換信号でそれ
ぞれのピン番号を切換かえ、基板の表裏でピン配列を一
致させることにより、メモリＲ１，Ｒ２は同一の信号線
を共有でき、実装効率が向上するなどの効果が得られ
る。なお、本実施例においては、ピン配列を昇順，降順
に切換えるタイプのものにつき説明したが、切換回路の
第１端子，第２端子への接続を任意のものとすることに
より、その配列を任意のものとできる。例えばピン配列
が「１」，「２」，「３」，「４」とあるものを
「２」，「３」，「４」，「３」とすることも可能であ
り、基板実装上のフレキシビリティが向上する。また、
４方向よりピンが突出するタイプのものにも本発明を適
用できることはもちろんである。また、ＱＦＰ（Quad
Flat Package）を例に示したがＳＯＪ（Small OutlineJ
lead）及びＳＯＰ(Small Outline Package）でも上記
実施例と同様の効果を奏する。
モリとして、基板両面に搭載した場合を図６，図７に示
す。図３，図４の構成要素に相当する部分は同一符号を
付した。基板１上に実装されたメモリＲ１，Ｒ２は同一
のチップ２にボンディングワイヤ７を介して接続された
同一信号ピン１９とアドレスピン２０とが設けられ、図
７に示すように制御ピン１１が供給する切換信号でそれ
ぞれのピン番号を切換かえ、基板の表裏でピン配列を一
致させることにより、メモリＲ１，Ｒ２は同一の信号線
を共有でき、実装効率が向上するなどの効果が得られ
る。なお、本実施例においては、ピン配列を昇順，降順
に切換えるタイプのものにつき説明したが、切換回路の
第１端子，第２端子への接続を任意のものとすることに
より、その配列を任意のものとできる。例えばピン配列
が「１」，「２」，「３」，「４」とあるものを
「２」，「３」，「４」，「３」とすることも可能であ
り、基板実装上のフレキシビリティが向上する。また、
４方向よりピンが突出するタイプのものにも本発明を適
用できることはもちろんである。また、ＱＦＰ（Quad
Flat Package）を例に示したがＳＯＪ（Small OutlineJ
lead）及びＳＯＰ(Small Outline Package）でも上記
実施例と同様の効果を奏する。
【００１７】
【発明の効果】第１の発明によれば、１本のリードに対
して２個の入，出力端子への接続を切換える複数の切換
回路と、この切換回路に切換信号を供給する制御ピンと
を設けたので、複数のピン配列を切換えることができ、
基板実装に関してフレキシビリティの高い半導体装置が
得られる。
して２個の入，出力端子への接続を切換える複数の切換
回路と、この切換回路に切換信号を供給する制御ピンと
を設けたので、複数のピン配列を切換えることができ、
基板実装に関してフレキシビリティの高い半導体装置が
得られる。
【００１８】第２の発明によれば、切換回路のそれぞれ
の第１端子側に、この切換回路の配列方向に対し入，出
力端子を昇順に接続し、そのそれぞれの第２端子側に、
入，出力端子を降順に接続したので、上記の方向に対し
昇順と降順の二種類のピン配列を切換えることができ、
基板両面に実装する場合、半導体装置間でピン配列が反
転することなく高密度実装が実現できる。
の第１端子側に、この切換回路の配列方向に対し入，出
力端子を昇順に接続し、そのそれぞれの第２端子側に、
入，出力端子を降順に接続したので、上記の方向に対し
昇順と降順の二種類のピン配列を切換えることができ、
基板両面に実装する場合、半導体装置間でピン配列が反
転することなく高密度実装が実現できる。
【図１】本発明に係る半導体装置の一実施例の構成図で
ある。
ある。
【図２】本発明の一実施例に係る半導体装置の切換回路
の回路図である。
の回路図である。
【図３】本発明の一実施例に係るマイクロプロセッサに
より並列処理プロセッサを構成したときの見取図であ
る。
より並列処理プロセッサを構成したときの見取図であ
る。
【図４】本発明に係るマイクロプロセッサにより並列処
理プロセッサを構成したときの一実施例の断面図であ
る。
理プロセッサを構成したときの一実施例の断面図であ
る。
【図５】本発明に係るマイクロプロセッサにより並列処
理プロセッサを構成したときの他の実施例の断面図であ
る。
理プロセッサを構成したときの他の実施例の断面図であ
る。
【図６】本発明に係るメモリの基板表裏接続時の一実施
例の断面図である。
例の断面図である。
【図７】本発明に係るメモリの基板表裏における見取図
である。
である。
【図８】従来の半導体装置の一例を示す見取図である。
【図９】従来の半導体装置の一例を示す断面図である。
【図１０】従来の半導体装置の一例を示す構成図であ
る。
る。
【図１１】従来のマイクロプロセッサにより並列処理プ
ロセッサを構成するときの一例を示す断面図である。
ロセッサを構成するときの一例を示す断面図である。
【図１２】従来のマイクロプロセッサにより並列処理プ
ロセッサを構成するときの一例を示す見取図である。
ロセッサを構成するときの一例を示す見取図である。
１ 基板 ２ チップ ３ パッケージ ４ 入力ピン ５ 出力ピン ６ リード ７ ボンディングワイヤ ８ 基板 ９ａ，９ｂ パッド １０ 接続パターン １１ 制御ピン １２ 切換信号 １３，１４ 入，出力バッファ １５ Ｈレベルイネーブルタイプトライステートバッフ
ァ １６ Ｌレベルイネーブルタイプトライステートバッフ
ァ １７ スルーホール １８ パターン切換スイッチ １９ 同一信号ピン ２０ アドレスピン Ｓ 内蔵回路 Ｉ１，Ｉ２，Ｉ３，ＩＮ−１，ＩＮ 入力端子 Ｏ１，Ｏ２，Ｏ３，ＯＮ−１ ＯＮ 出力端子 Ｔ１，Ｔ２，ＴＮ，Ｍ１，Ｍ２，ＭＮ 切換回路 Ｔａ，Ｍａ 第１端子 Ｔｂ，Ｍｂ 第２端子 Ｔｃ，Ｍｃ 入出力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ マイクロプロセッサ Ｒ１，Ｒ２ メモリ
ァ １６ Ｌレベルイネーブルタイプトライステートバッフ
ァ １７ スルーホール １８ パターン切換スイッチ １９ 同一信号ピン ２０ アドレスピン Ｓ 内蔵回路 Ｉ１，Ｉ２，Ｉ３，ＩＮ−１，ＩＮ 入力端子 Ｏ１，Ｏ２，Ｏ３，ＯＮ−１ ＯＮ 出力端子 Ｔ１，Ｔ２，ＴＮ，Ｍ１，Ｍ２，ＭＮ 切換回路 Ｔａ，Ｍａ 第１端子 Ｔｂ，Ｍｂ 第２端子 Ｔｃ，Ｍｃ 入出力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ マイクロプロセッサ Ｒ１，Ｒ２ メモリ
Claims (2)
- 【請求項１】 内蔵回路と、この内蔵回路の複数の入，
出力端子と、この入出力端子にリードを介して接続され
た入，出力ピンとを備えた半導体装置において、切換用
の第１端子と第２端子とを有し、それぞれに２個の入，
出力端子を接続して、１本のリードに対してこの２個の
入，出力端子への接続を切換える複数の切換回路を設
け、かつ、この切換回路に切換信号を供給する制御ピン
を設けたことを特徴とする半導体装置。 - 【請求項２】 内蔵回路の入，出力端子は一定方向に対
して端子番号順に配列され、上記入，出力端子の数と同
数上記切換回路を設け、そのそれぞれの第１端子側に、
この切換回路の一定方向の配列に対し入，出力端子を昇
順に接続し、そのそれぞれの第２端子側に、入，出力端
子を降順に接続したことを特徴とする請求項１の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141023A JP2790734B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141023A JP2790734B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340253A JPH04340253A (ja) | 1992-11-26 |
| JP2790734B2 true JP2790734B2 (ja) | 1998-08-27 |
Family
ID=15282414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141023A Expired - Lifetime JP2790734B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790734B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230450B2 (en) * | 2004-05-18 | 2007-06-12 | Intel Corporation | Programming semiconductor dies for pin map compatibility |
-
1991
- 1991-05-16 JP JP3141023A patent/JP2790734B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340253A (ja) | 1992-11-26 |
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