JPH04267546A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04267546A JPH04267546A JP3050700A JP5070091A JPH04267546A JP H04267546 A JPH04267546 A JP H04267546A JP 3050700 A JP3050700 A JP 3050700A JP 5070091 A JP5070091 A JP 5070091A JP H04267546 A JPH04267546 A JP H04267546A
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- Japan
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- semiconductor integrated
- wiring board
- lead terminals
- integrated circuit
- mirror
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Links
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、配線基板に複数個の半
導体集積回路を実装して成る半導体集積回路装置、こと
にその実装密度を向上させるための技術に関し、例えば
メモリモジュール若しくはメモリボードに適用して有効
な技術に関するものである。
導体集積回路を実装して成る半導体集積回路装置、こと
にその実装密度を向上させるための技術に関し、例えば
メモリモジュール若しくはメモリボードに適用して有効
な技術に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路におけるピンのよ
うなリード端子の配列は同一パッケージで同種類の半導
体集積回路に対して１種類だけしか提供されていない。 したがって、同種類の半導体集積回路を複数個配線基板
に実装するときは、相互に隣接する半導体集積回路の隣
接端子が直接接触しないように、間隔をあけて実装する
ことが必要であった。また、配線基板の表裏面に半導体
集積回路を実装する場合、従来は半導体集積回路の実装
部分から離れたところまで配線を引き回し、その位置で
基板にスルーホールを形成して表裏の配線を導通させて
いた。
うなリード端子の配列は同一パッケージで同種類の半導
体集積回路に対して１種類だけしか提供されていない。 したがって、同種類の半導体集積回路を複数個配線基板
に実装するときは、相互に隣接する半導体集積回路の隣
接端子が直接接触しないように、間隔をあけて実装する
ことが必要であった。また、配線基板の表裏面に半導体
集積回路を実装する場合、従来は半導体集積回路の実装
部分から離れたところまで配線を引き回し、その位置で
基板にスルーホールを形成して表裏の配線を導通させて
いた。
【０００３】尚、配線基板に複数個の半導体集積回路を
実装した半導体集積回路装置について記載された文献の
例としては、昭和５６年６月３０日に株式会社朝倉書店
発行の「集積回路応用ハンドブック」第３３６頁がある
。
実装した半導体集積回路装置について記載された文献の
例としては、昭和５６年６月３０日に株式会社朝倉書店
発行の「集積回路応用ハンドブック」第３３６頁がある
。
【０００４】
【発明が解決しようとする課題】しかしながら従来の技
術では配線基板に実装される半導体集積回路相互間に比
較的大きな間隔をあけなければならないことから、配線
基板の実装面積が大きくなるという問題点がある。また
、両面実装の場合にも半導体集積回路実装位置とは別の
位置に表裏配線の結線用スルーホールの形成領域を確保
しなければならず、また、そのための配線引き回し量も
多くなり、この点においても配線基板の実装面積が大き
くなる。
術では配線基板に実装される半導体集積回路相互間に比
較的大きな間隔をあけなければならないことから、配線
基板の実装面積が大きくなるという問題点がある。また
、両面実装の場合にも半導体集積回路実装位置とは別の
位置に表裏配線の結線用スルーホールの形成領域を確保
しなければならず、また、そのための配線引き回し量も
多くなり、この点においても配線基板の実装面積が大き
くなる。
【０００５】本発明の目的は複数個の半導体集積回路を
実装するための面積を小さくすることができる半導体集
積回路装置を提供することにある。
実装するための面積を小さくすることができる半導体集
積回路装置を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、全部又は一部のリード端子の配
列が相互に鏡面対称とされる複数個の半導体集積回路を
用意する。それら半導体集積回路を配線基板の一面に実
装する場合には、相互に同一機能を有する鏡面対象リー
ド端子を当接させるように該半導体集積回路を並設実装
して半導体集積回路装置を構成する。
列が相互に鏡面対称とされる複数個の半導体集積回路を
用意する。それら半導体集積回路を配線基板の一面に実
装する場合には、相互に同一機能を有する鏡面対象リー
ド端子を当接させるように該半導体集積回路を並設実装
して半導体集積回路装置を構成する。
【０００９】それら半導体集積回路を配線基板の表裏に
実装するときは、相互に同一機能を有する鏡面対象リー
ド端子を、配線基板のスルーホールを通して同期板の表
裏から結合して、該半導体集積回路を実装した半導体集
積回路装置を得る。
実装するときは、相互に同一機能を有する鏡面対象リー
ド端子を、配線基板のスルーホールを通して同期板の表
裏から結合して、該半導体集積回路を実装した半導体集
積回路装置を得る。
【００１０】半導体集積回路相互間で互いに同一機能が
割り当てられたリード端子であっても機能上共通接続す
ることができないリード端子に関しては、鏡面対象構造
を採らずに、パッケージの左右相互間で少なくともリー
ド端子１個分のオフセットを設定しておけばよい。
割り当てられたリード端子であっても機能上共通接続す
ることができないリード端子に関しては、鏡面対象構造
を採らずに、パッケージの左右相互間で少なくともリー
ド端子１個分のオフセットを設定しておけばよい。
【００１１】同一機能の鏡面対象リード端子を並列的に
当接させ、或いはスルーホールを介して表裏から結合さ
せて、複数個の半導体集積回路を配線基板に実装する構
造において、配線スペースの有効利用という観点から配
線基板の表裏に配線層を形成するとき、配線基板の一面
に実装された半導体集積回路と他面の配線層との結合に
は、鏡面対象リード端子をスルーホールを介して当該他
面の配線層に結合する構造を採用することができる。
当接させ、或いはスルーホールを介して表裏から結合さ
せて、複数個の半導体集積回路を配線基板に実装する構
造において、配線スペースの有効利用という観点から配
線基板の表裏に配線層を形成するとき、配線基板の一面
に実装された半導体集積回路と他面の配線層との結合に
は、鏡面対象リード端子をスルーホールを介して当該他
面の配線層に結合する構造を採用することができる。
【００１２】パッケージの左右のリード端子相互間にオ
フセットをもたせる構造は、リード端子の鏡面対称構造
とは独立に適用することができ、この場合には、隣接す
る半導体集積回路相互間で対向するリード端子群を、相
互のオフセット空間に侵入させて、該半導体集積回路を
配線基板に実装する。
フセットをもたせる構造は、リード端子の鏡面対称構造
とは独立に適用することができ、この場合には、隣接す
る半導体集積回路相互間で対向するリード端子群を、相
互のオフセット空間に侵入させて、該半導体集積回路を
配線基板に実装する。
【００１３】
【作用】上記した手段によれば、配線基板の一面に並設
される半導体集積回路相互の実装間隔は鏡面対象リード
端子が当接するまで狭められ、このことが実装面積を小
さくする。
される半導体集積回路相互の実装間隔は鏡面対象リード
端子が当接するまで狭められ、このことが実装面積を小
さくする。
【００１４】別体の半導体集積回路につき、同一機能の
鏡面対象リード端子をスルーホールを介して表裏から結
合して、配線基板に実装する構造は、表裏配線層を結線
するための専用スルーホールまでの配線引き回しを不要
とし、このことが実装面積を小さくする。
鏡面対象リード端子をスルーホールを介して表裏から結
合して、配線基板に実装する構造は、表裏配線層を結線
するための専用スルーホールまでの配線引き回しを不要
とし、このことが実装面積を小さくする。
【００１５】パッケージの左右のリード端子が相互にオ
フセットをもつ半導体集積回路相互の実装間隔は、互い
に一方のリード端子群が他方のリード端子群のオフセッ
ト空間に侵入する分だけ狭められ、このことが実装面積
を小さくする。
フセットをもつ半導体集積回路相互の実装間隔は、互い
に一方のリード端子群が他方のリード端子群のオフセッ
ト空間に侵入する分だけ狭められ、このことが実装面積
を小さくする。
【００１６】
【実施例】図５には、個々に機能割り当てされる一部の
リード端子の配列を相互に鏡面対称とする半導体集積回
路（以下単にＬＳＩとも記す）１及び２の一例が示され
る。
リード端子の配列を相互に鏡面対称とする半導体集積回
路（以下単にＬＳＩとも記す）１及び２の一例が示され
る。
【００１７】同図の左右に示されるＬＳＩ１，２のチッ
プＣＨ，ＣＨは相互に同一であり、夫々のチップＣＨ，
ＣＨは、中央部にボンディングパッドＰ１〜Ｐ１２が配
置され、所謂ＬＯＣ（リードフレーム・オン・チップ）
形式でパッケージングされて、夫々左右両側に多数のリ
ード端子が配置されている。ＬＳＩ１，２においてリー
ド端子Ｌ１〜Ｌ１０が相互に鏡面対称構造を持ち、ＬＳ
Ｉ１において右側のリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７
，Ｌ９はボンディングパッドＰ１，Ｐ３，Ｐ５，Ｐ７，
Ｐ９にワイヤボンディングされ、左側のリード端子Ｌ２
，Ｌ４，Ｌ６，Ｌ８，Ｌ１０はボンディングパッドＰ２
，Ｐ４，Ｐ６，Ｐ８，Ｐ１０にワイヤボンディングされ
る。仮想線３に対してＬＳＩ１と鏡面対象のリード端子
を持つ他方のＬＳＩ２において、リード端子Ｌ１，Ｌ３
，Ｌ５，Ｌ７，Ｌ９はチップＣＨの左側に配置され、そ
れらはボンディングパッドＰ１，Ｐ３，Ｐ５，Ｐ７，Ｐ
９にワイヤボンディングされ、リード端子Ｌ２，Ｌ４，
Ｌ６，Ｌ８，Ｌ１０はチップの右側に配置され、それら
はボンディングパッドＰ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０
にワイヤボンディングされる。また、双方のＬＳＩ１，
２において左右のリード端子Ｌ１１，Ｌ１２はリード端
子１個分のオフセット４をもって配置され、リード端子
Ｌ１１はボンディングパッドＰ１１に、そしてリード端
子Ｌ１２はボンディングパッドＰ１２に結合される。尚
、リード端子Ｌ１１，Ｌ１２の左右位置はＬＳＩ１，２
の間で統一しても差し支えない。双方のＬＳＩ１，２は
、ワイヤボンディングの後、フレーム部分が切り離され
、リード端子だけを外部に露出させるように全体が樹脂
でモールドされて成る。このようにリード端子を鏡面対
象とするＬＳＩ１，２はボンディングオプションだけて
得ることができ、チップのマスクパターンは共通化され
る。
プＣＨ，ＣＨは相互に同一であり、夫々のチップＣＨ，
ＣＨは、中央部にボンディングパッドＰ１〜Ｐ１２が配
置され、所謂ＬＯＣ（リードフレーム・オン・チップ）
形式でパッケージングされて、夫々左右両側に多数のリ
ード端子が配置されている。ＬＳＩ１，２においてリー
ド端子Ｌ１〜Ｌ１０が相互に鏡面対称構造を持ち、ＬＳ
Ｉ１において右側のリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７
，Ｌ９はボンディングパッドＰ１，Ｐ３，Ｐ５，Ｐ７，
Ｐ９にワイヤボンディングされ、左側のリード端子Ｌ２
，Ｌ４，Ｌ６，Ｌ８，Ｌ１０はボンディングパッドＰ２
，Ｐ４，Ｐ６，Ｐ８，Ｐ１０にワイヤボンディングされ
る。仮想線３に対してＬＳＩ１と鏡面対象のリード端子
を持つ他方のＬＳＩ２において、リード端子Ｌ１，Ｌ３
，Ｌ５，Ｌ７，Ｌ９はチップＣＨの左側に配置され、そ
れらはボンディングパッドＰ１，Ｐ３，Ｐ５，Ｐ７，Ｐ
９にワイヤボンディングされ、リード端子Ｌ２，Ｌ４，
Ｌ６，Ｌ８，Ｌ１０はチップの右側に配置され、それら
はボンディングパッドＰ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０
にワイヤボンディングされる。また、双方のＬＳＩ１，
２において左右のリード端子Ｌ１１，Ｌ１２はリード端
子１個分のオフセット４をもって配置され、リード端子
Ｌ１１はボンディングパッドＰ１１に、そしてリード端
子Ｌ１２はボンディングパッドＰ１２に結合される。尚
、リード端子Ｌ１１，Ｌ１２の左右位置はＬＳＩ１，２
の間で統一しても差し支えない。双方のＬＳＩ１，２は
、ワイヤボンディングの後、フレーム部分が切り離され
、リード端子だけを外部に露出させるように全体が樹脂
でモールドされて成る。このようにリード端子を鏡面対
象とするＬＳＩ１，２はボンディングオプションだけて
得ることができ、チップのマスクパターンは共通化され
る。
【００１８】図１には前記複数個のＬＳＩ１，２を配線
基板の一面に実装して成る半導体集積回路装置の一実施
例が示される。
基板の一面に実装して成る半導体集積回路装置の一実施
例が示される。
【００１９】この説明ではＬＳＩ１，２をメモリとする
ものであり、相互に鏡面対称とされるリード端子Ｌ１〜
Ｌ１０は、特に制限されないが、アドレス信号の入力端
子及びチップイネーブル信号やリード・ライト信号のよ
うなストローブ信号入力端子とされる。相互にオフセッ
トを持つリード端子Ｌ１１，Ｌ１２は、特に制限されな
いが、データ入出力端子とされる。このようなＬＳＩ１
，２を総計８個用いて１６ビットのデータを並列的に入
出力可能なメモリモジュールを構成するとき、ＬＳＩ１
とＬＳＩ２を配線基板５に交互に並べる。このとき、対
向する鏡面対称リード端子は相互に同一機能の端子とさ
れ、対向するもの同士が当接するまでＬＳＩ１，ＬＳＩ
２の間隔が詰められている。この状態においてオフセッ
トを持つリード端子Ｌ１１，Ｌ１２は隣接するＬＳＩ相
互間で非接触にされ、個別的にデータの入出力が可能に
される。
ものであり、相互に鏡面対称とされるリード端子Ｌ１〜
Ｌ１０は、特に制限されないが、アドレス信号の入力端
子及びチップイネーブル信号やリード・ライト信号のよ
うなストローブ信号入力端子とされる。相互にオフセッ
トを持つリード端子Ｌ１１，Ｌ１２は、特に制限されな
いが、データ入出力端子とされる。このようなＬＳＩ１
，２を総計８個用いて１６ビットのデータを並列的に入
出力可能なメモリモジュールを構成するとき、ＬＳＩ１
とＬＳＩ２を配線基板５に交互に並べる。このとき、対
向する鏡面対称リード端子は相互に同一機能の端子とさ
れ、対向するもの同士が当接するまでＬＳＩ１，ＬＳＩ
２の間隔が詰められている。この状態においてオフセッ
トを持つリード端子Ｌ１１，Ｌ１２は隣接するＬＳＩ相
互間で非接触にされ、個別的にデータの入出力が可能に
される。
【００２０】尚、図１の例において配線層は配線基板５
の一面に形成され、１１から２０は個々のＬＳＩ１，２
の鏡面対称リード端子Ｌ１〜Ｌ１１が共通接続されるア
ドレス及びストローブ信号配線である。Ｄ１，Ｄ２は夫
々のＬＳＩ毎にそのオフセット形式リード端子Ｌ１１，
Ｌ１２に個別的に結合されるデータ入出力用配線層であ
り、本実施例のメモリモジュールにおいては合計１６本
設けられている。
の一面に形成され、１１から２０は個々のＬＳＩ１，２
の鏡面対称リード端子Ｌ１〜Ｌ１１が共通接続されるア
ドレス及びストローブ信号配線である。Ｄ１，Ｄ２は夫
々のＬＳＩ毎にそのオフセット形式リード端子Ｌ１１，
Ｌ１２に個別的に結合されるデータ入出力用配線層であ
り、本実施例のメモリモジュールにおいては合計１６本
設けられている。
【００２１】図１の実施例から明らかなように、配線基
板５の一面に並設されるＬＳＩ１，２相互の実装間隔は
、相互に対向す鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５，
Ｌ７，Ｌ９（Ｌ２，Ｌ４，Ｌ６，Ｌ８，Ｌ１０）が当接
するまで狭められ、これにより、ＬＳＩの実装面積を小
さくすることができる。さらに、リード端子Ｌ１１，Ｌ
１２に対してＬＳＩの左右でオフセットが設定されてい
るので、鏡面対称リード端子を当接させる場合にも、Ｌ
ＳＩ相互間でリード端子Ｌ１１，Ｌ１２を電気的に分離
させることができ、１６ビット並列データ入出力を可能
にする。
板５の一面に並設されるＬＳＩ１，２相互の実装間隔は
、相互に対向す鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５，
Ｌ７，Ｌ９（Ｌ２，Ｌ４，Ｌ６，Ｌ８，Ｌ１０）が当接
するまで狭められ、これにより、ＬＳＩの実装面積を小
さくすることができる。さらに、リード端子Ｌ１１，Ｌ
１２に対してＬＳＩの左右でオフセットが設定されてい
るので、鏡面対称リード端子を当接させる場合にも、Ｌ
ＳＩ相互間でリード端子Ｌ１１，Ｌ１２を電気的に分離
させることができ、１６ビット並列データ入出力を可能
にする。
【００２２】図２には前記複数個のＬＳＩ１，２を配線
基板５の一面に実装し、配線層を配線基板５の表裏に形
成して成る半導体集積回路装置の一実施例が示される。
基板５の一面に実装し、配線層を配線基板５の表裏に形
成して成る半導体集積回路装置の一実施例が示される。
【００２３】図２において鏡面対象リード端子Ｌ２，Ｌ
４，Ｌ６，Ｌ８，Ｌ１０が接続された実線で示される配
線層１２，１４，１６，１８，２０は、配線基板５の表
面に形成される。鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５
，Ｌ７，Ｌ９が接続された破線で示される配線層１１，
１３，１５，１７，１９は、配線基板５の裏面に形成さ
れる。裏面の配線層と表面の鏡面対象リード端子Ｌ１，
Ｌ３，Ｌ５，Ｌ７，Ｌ９との接続は、配線基板５を貫通
するスルーホールＴＨを介して行われる。尚、特に制限
されないが、オフセットが設定されたリード端子Ｌ１１
もスルーホールＴＨを介して裏面の配線層Ｄ２に結合さ
れている。
４，Ｌ６，Ｌ８，Ｌ１０が接続された実線で示される配
線層１２，１４，１６，１８，２０は、配線基板５の表
面に形成される。鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５
，Ｌ７，Ｌ９が接続された破線で示される配線層１１，
１３，１５，１７，１９は、配線基板５の裏面に形成さ
れる。裏面の配線層と表面の鏡面対象リード端子Ｌ１，
Ｌ３，Ｌ５，Ｌ７，Ｌ９との接続は、配線基板５を貫通
するスルーホールＴＨを介して行われる。尚、特に制限
されないが、オフセットが設定されたリード端子Ｌ１１
もスルーホールＴＨを介して裏面の配線層Ｄ２に結合さ
れている。
【００２４】図２に示される実施例によれば、配線層を
基板５の表裏に振り分けられ、しかもリード端子と裏面
の配線層との接続をスルーホールＴＨを介して簡単に、
且つ特別に面積を要することく、実現することができる
から、ＬＳＩを実装するための面積を更に小さくするこ
とができる。
基板５の表裏に振り分けられ、しかもリード端子と裏面
の配線層との接続をスルーホールＴＨを介して簡単に、
且つ特別に面積を要することく、実現することができる
から、ＬＳＩを実装するための面積を更に小さくするこ
とができる。
【００２５】図３には前記複数個のＬＳＩ１，２を配線
基板５の表裏に実装し、配線層も配線基板５の表裏に形
成して成る半導体集積回路装置の一実施例が示される。
基板５の表裏に実装し、配線層も配線基板５の表裏に形
成して成る半導体集積回路装置の一実施例が示される。
【００２６】図３において配線基板５の表面にはＬＳＩ
１が配置され、その裏面にはＬＳＩ２が配置されている
。表裏に配置された１対のＬＳＩ１，２相互間における
鏡面対象リード端子Ｌ１〜Ｌ１０はスルーホールＴＨを
介して相互に結合され、その結合関係は図４にも示され
る。図３において、表裏に対を成して配置されたＬＳＩ
１，２の鏡面対象リード端子Ｌ２，Ｌ４，Ｌ６，Ｌ８，
Ｌ１０は、実線で示された配線層１２，１４，１６，１
８，２０（配線基板５の表面に形成）に夫々対応端子毎
に共通接続され、鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５
，Ｌ７，Ｌ９は、破線で示にされる配線層１１，１３，
１５，１７，１９（配線基板５の裏面に形成）に夫々対
応端子毎に共通接続それる。尚、オフセットが設定され
たリード端子Ｌ１１，Ｌ１２は、ＬＳＩ１とＬＳＩ２と
の間で非導通にされ、夫々固有の配線層Ｄ１，Ｄ２に結
合される。
１が配置され、その裏面にはＬＳＩ２が配置されている
。表裏に配置された１対のＬＳＩ１，２相互間における
鏡面対象リード端子Ｌ１〜Ｌ１０はスルーホールＴＨを
介して相互に結合され、その結合関係は図４にも示され
る。図３において、表裏に対を成して配置されたＬＳＩ
１，２の鏡面対象リード端子Ｌ２，Ｌ４，Ｌ６，Ｌ８，
Ｌ１０は、実線で示された配線層１２，１４，１６，１
８，２０（配線基板５の表面に形成）に夫々対応端子毎
に共通接続され、鏡面対象リード端子Ｌ１，Ｌ３，Ｌ５
，Ｌ７，Ｌ９は、破線で示にされる配線層１１，１３，
１５，１７，１９（配線基板５の裏面に形成）に夫々対
応端子毎に共通接続それる。尚、オフセットが設定され
たリード端子Ｌ１１，Ｌ１２は、ＬＳＩ１とＬＳＩ２と
の間で非導通にされ、夫々固有の配線層Ｄ１，Ｄ２に結
合される。
【００２７】図３に示される実施例によれば、配線層並
びにＬＳＩを配線基板５の表裏に振り分けるとき、ＬＳ
Ｉ１，２における同一機能の鏡面対象リード端子Ｌ１〜
Ｌ１０をスルーホールＴＨを介して表裏で導通させてあ
るから、同一機能端子に結合する表裏夫々の配線を導通
させるための配線引き回しとそれ専用のスルーホール形
成領域が不要になり、半導体集積回路の実装面積を更に
一層小さくすることができる。
びにＬＳＩを配線基板５の表裏に振り分けるとき、ＬＳ
Ｉ１，２における同一機能の鏡面対象リード端子Ｌ１〜
Ｌ１０をスルーホールＴＨを介して表裏で導通させてあ
るから、同一機能端子に結合する表裏夫々の配線を導通
させるための配線引き回しとそれ専用のスルーホール形
成領域が不要になり、半導体集積回路の実装面積を更に
一層小さくすることができる。
【００２８】尚、リード端子の鏡面対象構造は図６に示
される全てのリード端子に対して施すようにしてもよい
。このような半導体集積回路を配線基板に実装する場合
には、例えば、図６の左右に示される１対の半導体集積
回路をリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７，Ｌ９，Ｌ１
１を介して直接接続し、リード端子Ｌ２，Ｌ４，Ｌ６，
Ｌ８，Ｌ１０，Ｌ１２側を必要に応じて個別配線層に接
続する。このような構成においても、データの入出力端
子など半導体集積回路相互間で共通接続することができ
ない端子に対しては個別配線層への接続を保証しつつ、
実装面積低減を達成することができる。
される全てのリード端子に対して施すようにしてもよい
。このような半導体集積回路を配線基板に実装する場合
には、例えば、図６の左右に示される１対の半導体集積
回路をリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７，Ｌ９，Ｌ１
１を介して直接接続し、リード端子Ｌ２，Ｌ４，Ｌ６，
Ｌ８，Ｌ１０，Ｌ１２側を必要に応じて個別配線層に接
続する。このような構成においても、データの入出力端
子など半導体集積回路相互間で共通接続することができ
ない端子に対しては個別配線層への接続を保証しつつ、
実装面積低減を達成することができる。
【００２９】図７には左右のリード端子に専らオフセッ
トだけを設定した半導体集積回路装置の実施例が示され
る。
トだけを設定した半導体集積回路装置の実施例が示され
る。
【００３０】同図に示されるＬＳＩ６は相互に同一とさ
れ、右側のリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７，Ｌ９，
Ｌ１１と、左側のリード端子Ｌ２，Ｌ４，Ｌ６，Ｌ８，
Ｌ１０，Ｌ１２とは、左右相互間でリード端子１個分は
のオフセット４をもって配置されている。斯る複数個の
ＬＳＩ６は、配線基板５上の配線層３１〜４２の上に並
設され、このとき、隣接するＬＳＩ６相互間で対向する
リード端子群は、相互のオフセット空間７に侵入される
ように間隔が詰められている。したがって、ＬＳＩ６の
実装間隔は、互いに一方のリード端子群が他方のリード
端子群のオフセット空間７に侵入する分だけ狭められ、
オフセットを持たないＬＳＩを利用するものに比べて実
装面積を小さくすることができる。
れ、右側のリード端子Ｌ１，Ｌ３，Ｌ５，Ｌ７，Ｌ９，
Ｌ１１と、左側のリード端子Ｌ２，Ｌ４，Ｌ６，Ｌ８，
Ｌ１０，Ｌ１２とは、左右相互間でリード端子１個分は
のオフセット４をもって配置されている。斯る複数個の
ＬＳＩ６は、配線基板５上の配線層３１〜４２の上に並
設され、このとき、隣接するＬＳＩ６相互間で対向する
リード端子群は、相互のオフセット空間７に侵入される
ように間隔が詰められている。したがって、ＬＳＩ６の
実装間隔は、互いに一方のリード端子群が他方のリード
端子群のオフセット空間７に侵入する分だけ狭められ、
オフセットを持たないＬＳＩを利用するものに比べて実
装面積を小さくすることができる。
【００３１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３２】例えば、上記実施例ではチップの左右にリ
ード端子が配置される半導体集積回路を一例に説明した
が、４辺にリード端子が配置される半導体集積回路を用
いるものにも適用することができる。また、リード端子
の位置やそれに割り当てられる機能は上記実施例に限定
されず、適宜変更可能である。
ード端子が配置される半導体集積回路を一例に説明した
が、４辺にリード端子が配置される半導体集積回路を用
いるものにも適用することができる。また、リード端子
の位置やそれに割り当てられる機能は上記実施例に限定
されず、適宜変更可能である。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
ＬＳＩを用いたメモリモジュールに適用した場合につい
て説明したが、本発明はそれに限定されるものではなく
、マイクロコンピュータなどの論理ＬＳＩやメモリ等を
配線基板に実装した各種半導体集積回路装置に適用する
ことができる。
なされた発明をその背景となった利用分野であるメモリ
ＬＳＩを用いたメモリモジュールに適用した場合につい
て説明したが、本発明はそれに限定されるものではなく
、マイクロコンピュータなどの論理ＬＳＩやメモリ等を
配線基板に実装した各種半導体集積回路装置に適用する
ことができる。
【００３４】本発明は、少なくとも同種類の半導体集積
回路を配線基板に実装する条件のものに適用することが
できる。
回路を配線基板に実装する条件のものに適用することが
できる。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３６】すなわち、鏡面対象リード端子を持つ複数
個の半導体集積回路相互間で同一機能を有する鏡面対象
リード端子を配線基板の同一面で当接させ、又は、配線
基板のスルーホールを通して同基板の表裏から当接させ
て、半導体集積回路を配線基板に実装して半導体集積回
路装置を構成するから、半導体集積回路の実装面積を全
体として小さくすることができるという効果がある。
個の半導体集積回路相互間で同一機能を有する鏡面対象
リード端子を配線基板の同一面で当接させ、又は、配線
基板のスルーホールを通して同基板の表裏から当接させ
て、半導体集積回路を配線基板に実装して半導体集積回
路装置を構成するから、半導体集積回路の実装面積を全
体として小さくすることができるという効果がある。
【００３７】配線基板の表裏配線層をスルーホールを介
して導通させることにより、配線引き回し量がすくなく
なり、この点においても、半導体集積回路を実装するた
めの面積を小さくすることができる。
して導通させることにより、配線引き回し量がすくなく
なり、この点においても、半導体集積回路を実装するた
めの面積を小さくすることができる。
【００３８】リード端子にオフセットを設定し、隣接す
る半導体集積回路相互間で対向するリード端子群を、相
互のオフセット空間に侵入させて、該半導体集積回路を
配線基板に実装することによっても、半導体集積回路を
はいせんきばんに実装するための面積を小さくすること
ができる。
る半導体集積回路相互間で対向するリード端子群を、相
互のオフセット空間に侵入させて、該半導体集積回路を
配線基板に実装することによっても、半導体集積回路を
はいせんきばんに実装するための面積を小さくすること
ができる。
【図１】図１は複数個の複数個の半導体集積回路を配線
基板の一面に実装して成る半導体集積回路装置の一実施
例ブロック図である。
基板の一面に実装して成る半導体集積回路装置の一実施
例ブロック図である。
【図２】図２は複数個の半導体集積回路を配線基板の一
面に実装すると共に、配線層を配線基板の表裏に形成し
て成る半導体集積回路装置の一実施例ブロック図である
。
面に実装すると共に、配線層を配線基板の表裏に形成し
て成る半導体集積回路装置の一実施例ブロック図である
。
【図３】図３は複数個の半導体集積回路を配線基板の表
裏に実装すると共に、配線層を配線基板の表裏に形成し
て成る半導体集積回路装置の一実施例ブロック図である
。
裏に実装すると共に、配線層を配線基板の表裏に形成し
て成る半導体集積回路装置の一実施例ブロック図である
。
【図４】図４は鏡面対象リード端子をスルーホールを介
して配線基板の表裏から結合する状態の一例を示す斜視
図である。
して配線基板の表裏から結合する状態の一例を示す斜視
図である。
【図５】図５は鏡面対象リード端子とオフセット設定リ
ード端子の双方を持つ半導体集積回路の一例説明図であ
る。
ード端子の双方を持つ半導体集積回路の一例説明図であ
る。
【図６】図６はリード端子が全て鏡面対象構造にされた
半導体集積回路の一例説明図である。
半導体集積回路の一例説明図である。
【図７】図７は左右のリード端子に専らオフセットだけ
を設定した半導体集積回路を用いた半導体集積回路装置
の一実施例ブロック図である。
を設定した半導体集積回路を用いた半導体集積回路装置
の一実施例ブロック図である。
１ 半導体集積回路
２ 半導体集積回路
Ｌ１〜Ｌ１２ リード端子
ＣＨ チップ
Ｐ１〜Ｐ１２ ボンディングパッド
４ オフセット
５ 配線基板
６ 半導体集積回路
７ オフセット空間
１１〜２０ 配線層
３１〜４２ 配線層
Claims (6)
- 【請求項１】 個々に機能割り当てされる全部又は一
部のリード端子の配列が相互に鏡面対称とされる複数個
の半導体集積回路の、相互に同一機能を有する鏡面対称
リード端子を、配線基板の一面上で当接させて、前記半
導体集積回路を配線基板の一面に実装して成るものであ
ることを特徴とする半導体集積回路装置。 - 【請求項２】 個々に機能割り当てされる全部又は一
部のリード端子の配列が相互に鏡面対称とされる複数個
の半導体集積回路の、相互に同一機能を有する鏡面対称
リード端子を、配線基板のスルーホールを通して同期板
の表裏から結合して、前記半導体集積回路を配線基板の
表裏面に実装して成るものであることを特徴とする半導
体集積回路装置。 - 【請求項３】 個々に機能割り当てされる一部のリー
ド端子の配列が相互に鏡面対称にされ、且つ、残りのリ
ード端子は左右相互間で少なくともリード端子１個分の
オフセットをもって配置された、複数個の半導体集積回
路の、相互に同一機能を有する鏡面対称リード端子を、
配線基板の一面上で当接させて、前記複数個の半導体集
積回路を配線基板の一面に実装して成るものであること
を特徴とする半導体集積回路装置。 - 【請求項４】 個々に機能割り当てされる一部のリー
ド端子の配列が相互に鏡面対称にされ、且つ残りのリー
ド端子は左右相互間で少なくともリード端子１個分のオ
フセットをもって配置された、複数個の半導体集積回路
の、相互に同一機能を有する鏡面対称リード端子を、配
線基板のスルーホールを通して同基板の表裏から結合し
て、前記半導体集積回路を配線基板の表裏面に実装して
成るものであることを特徴とする半導体集積回路装置。 - 【請求項５】 前記半導体集積回路の鏡面対称リード
端子は、配線基板の表面に形成された配線層と、所要位
置でスルーホールに接続されていて配線基板の裏面に形
成された配線層とに、振り分け結合されて成るものであ
ることを特徴とする請求項１乃至４の何れか１項記載の
半導体集積回路装置。 - 【請求項６】 左右のリード端子が、左右相互間で少
なくともリード端子１個分のオフセットをもって配置さ
れた、複数個の半導体集積回路を、配線基板上に並設し
、隣接する半導体集積回路相互間で対向するリード端子
群を相互のオフセット空間に侵入させて、前記半導体集
積回路を配線基板に実装して成るものであることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050700A JPH04267546A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050700A JPH04267546A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267546A true JPH04267546A (ja) | 1992-09-24 |
Family
ID=12866179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050700A Withdrawn JPH04267546A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| JP2019096718A (ja) * | 2017-11-22 | 2019-06-20 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-02-22 JP JP3050700A patent/JPH04267546A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| JP2019096718A (ja) * | 2017-11-22 | 2019-06-20 | 三菱電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |