JPH04262591A - 集積回路の実装方式 - Google Patents
集積回路の実装方式Info
- Publication number
- JPH04262591A JPH04262591A JP4282691A JP4282691A JPH04262591A JP H04262591 A JPH04262591 A JP H04262591A JP 4282691 A JP4282691 A JP 4282691A JP 4282691 A JP4282691 A JP 4282691A JP H04262591 A JPH04262591 A JP H04262591A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit board
- printed circuit
- integrated circuits
- integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000004806 packaging method and process Methods 0.000 claims 1
- 230000006870 function Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の実装方式に関
し、特に相互に接続される端子対を一つ以上有する２個
の集積回路の実装方式に関する。
し、特に相互に接続される端子対を一つ以上有する２個
の集積回路の実装方式に関する。
【０００２】
【従来の技術】プリント基板上に実装された複数個のメ
モリＩＣを相互に接続し、メモリシステムを構成する場
合や、後述するＦＲＭ機能を有するマイクロプロセッサ
を使用して２重化システムを構成する場合などでは、各
々の集積回路の対応する端子同士をプリント基板上で接
続することになる。
モリＩＣを相互に接続し、メモリシステムを構成する場
合や、後述するＦＲＭ機能を有するマイクロプロセッサ
を使用して２重化システムを構成する場合などでは、各
々の集積回路の対応する端子同士をプリント基板上で接
続することになる。
【０００３】ここでＦＲＭ機能とは、１９８９年発行の
「μＰＤ７０８３２（Ｖ８０）３２ビットマイクロプロ
セッサユーザーズマニュアル」第７章に説明されている
ように、高信頼性システム実現を目的とした同一機能の
プロセッサ複数台による多重化冗長監視のサポート機能
である。２重化システム構成の場合、プロセッサのうち
一台は通常モードで動作し、他の一台は監視モードで動
作する。監視モードのプロセッサは、通常モードのプロ
セッサと同一の入力信号により、通常モードのプロセッ
サと同一のプロセッサ内部動作を行い、自ら信号を出力
する代りに通常モードのプロセッサの出力信号を取り込
み、自らの内部状態信号との比較により異常の検出を行
うようになっている。
「μＰＤ７０８３２（Ｖ８０）３２ビットマイクロプロ
セッサユーザーズマニュアル」第７章に説明されている
ように、高信頼性システム実現を目的とした同一機能の
プロセッサ複数台による多重化冗長監視のサポート機能
である。２重化システム構成の場合、プロセッサのうち
一台は通常モードで動作し、他の一台は監視モードで動
作する。監視モードのプロセッサは、通常モードのプロ
セッサと同一の入力信号により、通常モードのプロセッ
サと同一のプロセッサ内部動作を行い、自ら信号を出力
する代りに通常モードのプロセッサの出力信号を取り込
み、自らの内部状態信号との比較により異常の検出を行
うようになっている。
【０００４】従来こうした接続は、同一の物理形状で、
各端子位置の機能アサインも同一の集積回路同士を接続
していた例が多かった。このため、図３で模式的に示す
ように、対応する端子間を接続するために、プリント基
板上にパターンを走らせる必要があった。
各端子位置の機能アサインも同一の集積回路同士を接続
していた例が多かった。このため、図３で模式的に示す
ように、対応する端子間を接続するために、プリント基
板上にパターンを走らせる必要があった。
【０００５】図３は、プリント基板上の同一面上に横並
びで実装された２つの集積回路１，３の接続パターン例
である。集積回路１，３は、ともにハンダ面を下にして
実装されている。端子１００，３００の中に記された記
号は、相互に接続すべき端子対を示しており、例えば‘
Ａ’と記された端子対は、信号線パターン５を介して互
いに接続されている。なお、この図において、集積回路
以外からの信号線パターンは省略している。
びで実装された２つの集積回路１，３の接続パターン例
である。集積回路１，３は、ともにハンダ面を下にして
実装されている。端子１００，３００の中に記された記
号は、相互に接続すべき端子対を示しており、例えば‘
Ａ’と記された端子対は、信号線パターン５を介して互
いに接続されている。なお、この図において、集積回路
以外からの信号線パターンは省略している。
【０００６】
【発明が解決しようとする課題】この従来の方式では、
図３で明らかなように、接続のためのパターンがプリン
ト基板上を走るため、■信号線長が長くなり、信号伝ぱ
ん時間の増大により、システム全体のスピード性能を落
さざるを得ない場合がある。■信号線パターン配線領域
が必要であるため、プリント基板の面積が増大し、シス
テム全体の物理的サイズが大きくなることがある。とい
う問題点があった。
図３で明らかなように、接続のためのパターンがプリン
ト基板上を走るため、■信号線長が長くなり、信号伝ぱ
ん時間の増大により、システム全体のスピード性能を落
さざるを得ない場合がある。■信号線パターン配線領域
が必要であるため、プリント基板の面積が増大し、シス
テム全体の物理的サイズが大きくなることがある。とい
う問題点があった。
【０００７】本発明の目的は、前記課題を解決した集積
回路の実装方式を提供することにある。
回路の実装方式を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
、本発明に係る集積回路の実装方式においては、パッケ
ージ封止された集積回路を、プリント基板上に実装する
実装方式において、第１の集積回路と第２の集積回路を
プリント基板を挾んで表裏の位置に実装し、前記第１の
集積回路と前記第２の集積回路の相互に接続される端子
対のうち一つ以上をプリント基板表裏の対応する位置に
配置するものである。
、本発明に係る集積回路の実装方式においては、パッケ
ージ封止された集積回路を、プリント基板上に実装する
実装方式において、第１の集積回路と第２の集積回路を
プリント基板を挾んで表裏の位置に実装し、前記第１の
集積回路と前記第２の集積回路の相互に接続される端子
対のうち一つ以上をプリント基板表裏の対応する位置に
配置するものである。
【０００９】また、前記第１の集積回路と前記第２の集
積回路とに使用されるチップは、論理的に同機能を有し
、互いに物理的に鏡像の関係にあるものである。
積回路とに使用されるチップは、論理的に同機能を有し
、互いに物理的に鏡像の関係にあるものである。
【００１０】また、プリント基板の表裏に実装された集
積回路は、プリント基板のスルーホールを介して接続さ
れるものである。
積回路は、プリント基板のスルーホールを介して接続さ
れるものである。
【００１１】
【作用】本発明の実装方式は、図１に示すようにパッケ
ージ封止された集積回路をプリント基板上に実装する実
装方式において、プリント基板を挾んで表裏の位置に実
装した第１と第２の集積回路１，３とを有し、第１の集
積回路１と第２の集積回路３とを相互に接続する端子対
のうち、一つ以上をプリント基板上の表裏の対応する位
置に配置できるように構成されている。また、本発明で
は、図２に示すように第１の集積回路１と第２の集積回
路３とに使用されるチップが、論理的に同機能を有し、
互いに物理的に鏡像の関係を有している。
ージ封止された集積回路をプリント基板上に実装する実
装方式において、プリント基板を挾んで表裏の位置に実
装した第１と第２の集積回路１，３とを有し、第１の集
積回路１と第２の集積回路３とを相互に接続する端子対
のうち、一つ以上をプリント基板上の表裏の対応する位
置に配置できるように構成されている。また、本発明で
は、図２に示すように第１の集積回路１と第２の集積回
路３とに使用されるチップが、論理的に同機能を有し、
互いに物理的に鏡像の関係を有している。
【００１２】
【実施例】次に本発明について図面を参照して説明する
。図１は、本発明の一実施例を示す断面図である。図に
おいて、本実施例では、ＦＬＡＴパック封止の集積回路
を例にあげて説明しているが、本発明はこれに限られる
ことなく、ＰＧＡ，ＬＣＣなどプリント基板への両面実
装可能な封止形態であれば、適用対象となる。
。図１は、本発明の一実施例を示す断面図である。図に
おいて、本実施例では、ＦＬＡＴパック封止の集積回路
を例にあげて説明しているが、本発明はこれに限られる
ことなく、ＰＧＡ，ＬＣＣなどプリント基板への両面実
装可能な封止形態であれば、適用対象となる。
【００１３】図１は、集積回路１及び３が、プリント基
板２を挾んで表，裏に実装されている状態を示している
。集積回路１及び３は、チップ１０１，３０１、ワイヤ
ー１０２，３０２、リードフレーム１０３，３０３がキ
ャップ１０４，３０４、ベース１０５，３０５に挾まれ
た形状となっている。チップ１０１，３０１の入出力信
号パッド（図示せず）は、ワイヤー１０２，３０２を介
してリードフレーム１０３，３０３に接続されており、
プリント基板２には、このリードフレーム１０３，３０
３を介して接続されている。
板２を挾んで表，裏に実装されている状態を示している
。集積回路１及び３は、チップ１０１，３０１、ワイヤ
ー１０２，３０２、リードフレーム１０３，３０３がキ
ャップ１０４，３０４、ベース１０５，３０５に挾まれ
た形状となっている。チップ１０１，３０１の入出力信
号パッド（図示せず）は、ワイヤー１０２，３０２を介
してリードフレーム１０３，３０３に接続されており、
プリント基板２には、このリードフレーム１０３，３０
３を介して接続されている。
【００１４】図２は集積回路１，３の各端子への機能割
付けを模式的に示した図である。図において、集積回路
１はプリント基板実装方向から見た図となっており、集
積回路３は逆方向、すなわちプリント基板と接触するハ
ンダ面から見た図となっている。リードフレーム１０３
，３０３に付した記号は、集積回路１と集積回路３で相
互に接続する端子対を示しており、図２で明らかなよう
に、互いに接続される端子対は、集積回路を並べたとき
、鏡像の位置にくるよう配置されている。こうした物理
形状を有しているため、図１のようにプリント基板の表
，裏に、適当に位置を定めて集積回路１及び３を実装す
ると、これらの端子対に対応するリードフレームはプリ
ント基板を貫通するスルーホール２０１により、接続で
きることになる。
付けを模式的に示した図である。図において、集積回路
１はプリント基板実装方向から見た図となっており、集
積回路３は逆方向、すなわちプリント基板と接触するハ
ンダ面から見た図となっている。リードフレーム１０３
，３０３に付した記号は、集積回路１と集積回路３で相
互に接続する端子対を示しており、図２で明らかなよう
に、互いに接続される端子対は、集積回路を並べたとき
、鏡像の位置にくるよう配置されている。こうした物理
形状を有しているため、図１のようにプリント基板の表
，裏に、適当に位置を定めて集積回路１及び３を実装す
ると、これらの端子対に対応するリードフレームはプリ
ント基板を貫通するスルーホール２０１により、接続で
きることになる。
【００１５】集積回路１，集積回路３で、図２の位置関
係で鏡像の位置に配置される端子でありながら、その間
に接続すべき信号が存在しない場合は、スルーホールに
よる接合は行われないことになる。
係で鏡像の位置に配置される端子でありながら、その間
に接続すべき信号が存在しない場合は、スルーホールに
よる接合は行われないことになる。
【００１６】また、集積回路１，集積回路３以外のプリ
ント基板２上の構成素子への信号線は、図１のパターン
線２０２及び図示していないスルーホールなどを経て、
所定の素子の所定の端子まで接続されることになる。な
お、集積回路のチップ以外の部分を総称してケースと呼
ぶことがあるが、第一の発明においては、相互に接続さ
れる端子対のうち一つ以上がプリント基板２の表裏の対
応位置にありさえすればよく、ケースの形状は必ずしも
同一でなくてもよい。
ント基板２上の構成素子への信号線は、図１のパターン
線２０２及び図示していないスルーホールなどを経て、
所定の素子の所定の端子まで接続されることになる。な
お、集積回路のチップ以外の部分を総称してケースと呼
ぶことがあるが、第一の発明においては、相互に接続さ
れる端子対のうち一つ以上がプリント基板２の表裏の対
応位置にありさえすればよく、ケースの形状は必ずしも
同一でなくてもよい。
【００１７】従来技術の説明のところで例示したＦＲＭ
機能付マイクロプロセッサのように、同一機能の集積回
路を、モードの違いにより使いわけるケースでは、図２
のチップ１０１，３０１の機能（それぞれについて選択
されたモードを含まないチップ単体の機能としては）は
、同一のものとなる。このときに、図２に示した集積回
路全体の端子物理位置の鏡像関係を実現するために、チ
ップ自体をチップ１０１，チップ３０１で鏡像関係にな
るよう構成したものが、本明細書第２の発明の実施例に
対応する。第２の発明の望ましい実施例においては、集
積回路１，３において、前述のケースの形状は、プリン
ト基板２の表裏でのリードフレーム位置配置対応が損な
われない範囲で同一であることが期待される。
機能付マイクロプロセッサのように、同一機能の集積回
路を、モードの違いにより使いわけるケースでは、図２
のチップ１０１，３０１の機能（それぞれについて選択
されたモードを含まないチップ単体の機能としては）は
、同一のものとなる。このときに、図２に示した集積回
路全体の端子物理位置の鏡像関係を実現するために、チ
ップ自体をチップ１０１，チップ３０１で鏡像関係にな
るよう構成したものが、本明細書第２の発明の実施例に
対応する。第２の発明の望ましい実施例においては、集
積回路１，３において、前述のケースの形状は、プリン
ト基板２の表裏でのリードフレーム位置配置対応が損な
われない範囲で同一であることが期待される。
【００１８】
【発明の効果】以上説明したように本発明は、相互に接
続すべき端子対をプリント基板上の裏表の位置に配置し
たので、この間の信号接続は、プリント基板上を貫通す
るスルーホールのみで可能となるという効果を有する。 これにより、信号伝ぱく時間の短縮化，プリント基板配
線用面積の縮小化が図れる。さらに、鏡像関係のチップ
を用いることにより、集積回路自体の鏡像関係を実現し
ている。半導体集積回路の動作は、チップ上の構成物が
鏡像関係を保って変換されても変化しないこと、チップ
のマスク開発工程，製造工程が鏡像関係のチップ製作に
何ら重大な問題を有していないことを考えあわせると、
鏡像関係の集積回路が容易に作成できるという効果を有
することになる。
続すべき端子対をプリント基板上の裏表の位置に配置し
たので、この間の信号接続は、プリント基板上を貫通す
るスルーホールのみで可能となるという効果を有する。 これにより、信号伝ぱく時間の短縮化，プリント基板配
線用面積の縮小化が図れる。さらに、鏡像関係のチップ
を用いることにより、集積回路自体の鏡像関係を実現し
ている。半導体集積回路の動作は、チップ上の構成物が
鏡像関係を保って変換されても変化しないこと、チップ
のマスク開発工程，製造工程が鏡像関係のチップ製作に
何ら重大な問題を有していないことを考えあわせると、
鏡像関係の集積回路が容易に作成できるという効果を有
することになる。
【図１】本発明の実施例を示す断面図である。
【図２】本発明の集積回路各端子への機能割付けの一例
を示す模式図である。
を示す模式図である。
【図３】従来技術による集積回路の端子間接続を示す模
式図である。
式図である。
１，３ 集積回路
２ プリント基板
５ 信号線パターン
１００，３００ 端子
１０１，３０１ チップ
１０２，３０２ ワイヤー
１０３，３０３ リードフレーム
１０４，３０４ キャップ
１０５，３０５ ベース
２０１ スルーホール
２０２ パターン線
Claims (3)
- 【請求項１】 パッケージ封止された集積回路を、プ
リント基板上に実装する実装方式において、第１の集積
回路と第２の集積回路をプリント基板を挾んで表裏の位
置に実装し、前記第１の集積回路と前記第２の集積回路
の相互に接続される端子対のうち一つ以上をプリント基
板表裏の対応する位置に配置することを特徴とする集積
回路の実装方式。 - 【請求項２】 前記第１の集積回路と前記第２の集積
回路とに使用されるチップは、論理的に同機能を有し、
互いに物理的に鏡像の関係にあることを特徴とする請求
項１に記載の集積回路の実装方式。 - 【請求項３】 プリント基板の表裏に実装された集積
回路は、プリント基板のスルーホールを介して接続され
ることを特徴とする請求項１に記載の集積回路の実装方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282691A JPH04262591A (ja) | 1991-02-15 | 1991-02-15 | 集積回路の実装方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282691A JPH04262591A (ja) | 1991-02-15 | 1991-02-15 | 集積回路の実装方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262591A true JPH04262591A (ja) | 1992-09-17 |
Family
ID=12646768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282691A Pending JPH04262591A (ja) | 1991-02-15 | 1991-02-15 | 集積回路の実装方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013108786A1 (ja) * | 2012-01-17 | 2013-07-25 | 三洋電機株式会社 | 電源装置、これを備える車両及び蓄電装置並びに電源装置用の回路基板 |
| WO2016068264A1 (ja) * | 2014-10-31 | 2016-05-06 | 川崎重工業株式会社 | 制御回路基板およびロボット制御装置 |
-
1991
- 1991-02-15 JP JP4282691A patent/JPH04262591A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013108786A1 (ja) * | 2012-01-17 | 2013-07-25 | 三洋電機株式会社 | 電源装置、これを備える車両及び蓄電装置並びに電源装置用の回路基板 |
| WO2016068264A1 (ja) * | 2014-10-31 | 2016-05-06 | 川崎重工業株式会社 | 制御回路基板およびロボット制御装置 |
| JP2016092111A (ja) * | 2014-10-31 | 2016-05-23 | 川崎重工業株式会社 | 制御回路基板およびロボット制御装置 |
| CN107107341A (zh) * | 2014-10-31 | 2017-08-29 | 川崎重工业株式会社 | 控制电路衬底及机器人控制装置 |
| US10251275B2 (en) | 2014-10-31 | 2019-04-02 | Kawasaki Jukogyo Kabushiki Kaisha | Control circuit board and robot control device |
| CN107107341B (zh) * | 2014-10-31 | 2020-03-03 | 川崎重工业株式会社 | 控制电路衬底及机器人控制装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000208582A (ja) | 半導体装置 | |
| JPS63296292A (ja) | 半導体装置 | |
| JPH10303366A (ja) | 半導体装置 | |
| JPH04262591A (ja) | 集積回路の実装方式 | |
| JPH0786526A (ja) | メモリ装置 | |
| JPH0349255A (ja) | 半導体集積回路の封止方式 | |
| JPS63136657A (ja) | 両面実装電子回路ユニツト | |
| JP3468355B2 (ja) | 半導体装置及び半導体装置システム | |
| JPH09223036A (ja) | エミュレータ用マイクロコンピュータユニット | |
| JPH04329692A (ja) | 両面実装型メモリパッケージ | |
| JPH04267546A (ja) | 半導体集積回路装置 | |
| JP2001215893A (ja) | 表示装置 | |
| JPH11340272A (ja) | 半導体集積回路及び半導体集積回路装置 | |
| JPH07312412A (ja) | 半導体モジュールおよびその組立方法 | |
| JP3733334B2 (ja) | 液晶表示装置、並びにそれを搭載したページャー及びハンディーターミナル | |
| KR0117716Y1 (ko) | 반도체 패키지 | |
| JP2790734B2 (ja) | 半導体装置 | |
| JP2555991B2 (ja) | パッケージ | |
| JP2000332194A (ja) | マルチチップパッケージ | |
| JP2694804B2 (ja) | ピングリッドアレイ半導体パッケージ | |
| JPS62293748A (ja) | 半導体集積回路装置 | |
| JPH05190674A (ja) | 半導体集積回路装置 | |
| JPH04364052A (ja) | 半導体素子の実装方法 | |
| JPH04287960A (ja) | 半導体パッケージの実装構造 | |
| JPH1012660A (ja) | 表面実装用集積回路 |