JP2694804B2 - ピングリッドアレイ半導体パッケージ - Google Patents

ピングリッドアレイ半導体パッケージ

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JP2694804B2
JP2694804B2 JP6047694A JP6047694A JP2694804B2 JP 2694804 B2 JP2694804 B2 JP 2694804B2 JP 6047694 A JP6047694 A JP 6047694A JP 6047694 A JP6047694 A JP 6047694A JP 2694804 B2 JP2694804 B2 JP 2694804B2
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JP
Japan
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semiconductor package
grid array
array semiconductor
pin grid
signal pins
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JP6047694A
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正和 栗栖
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NEC Corp
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置のピングリッ
ドアレイ型パッケージに関する。
【０００２】
【従来の技術】従来のピングリッドアレイ半導体パッケ
ージは、平面図を図５（ａ）に、これに対応する側面図
を図５（ｂ）にそれぞれ示す通り、ケースハウジングの
片面に信号ピンを一定のピッチでグリッド状に配置して
いた。ゆえに、より一層の多ピン化を実現するために
は、信号ピンのピッチを縮小するか、あるいはケースハ
ウジングを大型化する必要があった。信号ピンのピッチ
を縮小する方法は、実装するプリント基板の配線ピッチ
も縮小しなければならず、従来の標準ピッチとの互換性
が損なわれるという欠点がある。一方、ケースハウジン
グを大型化する方法は、パッケージのコスト増加や実装
密度の低下を招くという欠点がある。
【０００３】信号ピンのピッチを縮小することなく、ケ
ースハウジングを大型化することなく、２倍のピン数を
得る従来技術が、特開平１−２４１８４７号公報に開示
されている。この方法は、図６に示すとおり、ケースハ
ウジングの両面に信号ピンを備えている。しかしなが
ら、両面の対応する信号ピン同志が同じ場所に配置され
ているので、ステッチと信号ピンを接続するために少な
くとも２つの配線層をパッケージ内に形成する必要があ
る。また、プリント基板に実装する際に、パッケージの
表と裏を間違える危険性がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、信号
ピンのピッチを縮小することなく、ケースハウジングを
大型化することなく、ステッチと全ての信号ピンの接続
が一層配線で実現可能な、従来の約２倍の信号ピン数を
備えるピングリッドアレイ半導体パッケージを提供する
ことである。
【０００５】
【課題を解決するための手段】本発明のピングリッドア
レイ半導体パッケージは、一定のピッチでグリッド状に
配置された信号ピンをケースハウジングの両面に備え、
該ケースハウジングの一方の面側の信号ピンと他方の面
側の信号ピンをハーフピッチ平行移動して形成する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
【０００７】図１（ａ）は本発明のピングリッドアレイ
半導体パッケージの一実施例の平面図、図１（ｂ）はこ
れに対応する側面図である。ケースハウジングの上面に
形成した信号ピン（実線で表示）に対し、下面に形成し
た信号ピン（破線で表示）をハーフピッチ平行移動した
位置に形成している。これにより、図２に示すとおり、
全ての信号ピンとステッチを１つの配線層で接続するこ
とが可能で、パッケージ製造コストを削減できる。
【０００８】図３（ａ）は本発明のピングリッドアレイ
半導体パッケージの第２の実施例の平面図、図３（ｂ）
はこれに対応する側面図である。ケースハウジングの上
面に形成した信号ピン（実線で表示）と下面に形成した
信号ピン（破線で表示）のピン数を変えることにより、
図４に示すようにパッケージの表と裏を間違えてプリン
ト基板に挿入する危険性がなくなるという利点がある。
【０００９】
【発明の効果】以上説明したように本発明は、ケースハ
ウジングの表と裏に信号ピンを形成し、これらをお互い
にハーフピッチ平行移動して配置するので、ステッチと
全ての信号ピンを１つの配線層で接続でき、コスト削減
が可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例のピングリッドアレイ半
導体パッケージの上面図および側面図。
【図２】本発明の第１の実施例のステッチと信号ピンの
接続図。
【図３】本発明の第２の実施例のピングリッドアレイ半
導体パッケージの上面図および側面図。
【図４】本発明の第２の実施例のピングリッドアレイ半
導体パッケージをプリント基板に実装した側面図。
【図５】従来技術のピングリッドアレイ半導体パッケー
ジの上面図および側面図。
【図６】他の従来技術のピングリッドアレイ半導体パッ
ケージの上面図および側面図。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ピングリッドアレイ半導体パッケージに
    おいて、ゲースハウジングの両面に一定のピッチでグリ
    ッド上に配置した信号ピンを備え、該ケースハウジング
    の一方の面側の信号ピンと他方の面側の信号ピンの位置
    をハーフピッチ平行移動して形成したことを特徴とする
    ピングリッドアレイ半導体パッケージ。
  2. 【請求項２】 請求項１のピングリッドアレイ半導体パ
    ッケージにおいて、該ケースハウジングの一方の面側の
    信号ピンの本数と、他方の面側の信号ピンの本数が異な
    ることを特徴とするピングリッドアレイ半導体パッケー
    ジ。
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Effective date: 19970812