JP2000124261A - 配線基板 - Google Patents
配線基板Info
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Abstract
(57)【要約】
【課題】 底面に電極を有している半導体素子を、配線
基板の適切位置に実装する。 【解決手段】 配線基板１には多数のランド３が形成さ
れている。底面に電極を有している半導体素子が、適切
位置に実装されると（前記電極がランド３に対応して接
触する状態で実装されると）、半導体素子の辺は、外形
線Ａに沿う位置となる。ランド３から引き出された配線
パターン４の一部４ａは、外形線Ａの位置に沿い伸びて
いる。半導体素子が適切に実装されると、配線パターン
４の一部４ａは、半導体素子の辺から全て同じ量だけ食
み出して見える。このように見えることにより、半導体
素子が適切位置に実装されたことがわかる。
基板の適切位置に実装する。 【解決手段】 配線基板１には多数のランド３が形成さ
れている。底面に電極を有している半導体素子が、適切
位置に実装されると（前記電極がランド３に対応して接
触する状態で実装されると）、半導体素子の辺は、外形
線Ａに沿う位置となる。ランド３から引き出された配線
パターン４の一部４ａは、外形線Ａの位置に沿い伸びて
いる。半導体素子が適切に実装されると、配線パターン
４の一部４ａは、半導体素子の辺から全て同じ量だけ食
み出して見える。このように見えることにより、半導体
素子が適切位置に実装されたことがわかる。
Description
【０００１】
【発明の属する技術分野】本発明は配線基板に関し、素
子底面に電極を有している半導体素子を配線基板上の適
切な位置に位置決めして、高密度で実装することができ
るように工夫したものである。
子底面に電極を有している半導体素子を配線基板上の適
切な位置に位置決めして、高密度で実装することができ
るように工夫したものである。
【０００２】
【従来の技術】ＢＧＡ（ball grid array ）やＣＳＰ
（chip size package ）等の半導体素子では、素子底面
に複数の電極を有している。一方、配線基板には、半導
体素子の電極に対応した位置に、複数のランドが形成さ
れている。そして、半導体素子の各電極が、配線基板の
各ランドに接触する位置となるように、半導体素子が配
線基板の上に位置決めして実装される。
（chip size package ）等の半導体素子では、素子底面
に複数の電極を有している。一方、配線基板には、半導
体素子の電極に対応した位置に、複数のランドが形成さ
れている。そして、半導体素子の各電極が、配線基板の
各ランドに接触する位置となるように、半導体素子が配
線基板の上に位置決めして実装される。
【０００３】このような半導体素子では、素子底面に電
極が形成されているため、実装の際に電極が素子の下に
隠れてしまい、その実装位置を確認しにくいという問題
があった。かかる問題は、マウンターにより半導体素子
を自動実装した後に実装位置が適切な位置にあるかどう
かを目視検査する時や、修理等のため手作業で半導体素
子を実装する時に顕著となる。
極が形成されているため、実装の際に電極が素子の下に
隠れてしまい、その実装位置を確認しにくいという問題
があった。かかる問題は、マウンターにより半導体素子
を自動実装した後に実装位置が適切な位置にあるかどう
かを目視検査する時や、修理等のため手作業で半導体素
子を実装する時に顕著となる。
【０００４】かかる問題を解決する技術として、特開平
９−２１４０７９号に示す技術（配線基板）がある。こ
の公開技術では、配線基板の適切な位置に半導体素子が
実装された場合に、即ち、前記各電極が前記各ランドに
対応して接触するように前記半導体素子が前記配線基板
に実装された場合に、上方から見て半導体素子により隠
されて見えなくなる基板位置に、位置決めマークを形成
している。
９−２１４０７９号に示す技術（配線基板）がある。こ
の公開技術では、配線基板の適切な位置に半導体素子が
実装された場合に、即ち、前記各電極が前記各ランドに
対応して接触するように前記半導体素子が前記配線基板
に実装された場合に、上方から見て半導体素子により隠
されて見えなくなる基板位置に、位置決めマークを形成
している。
【０００５】このため、配線基板の適切な位置に半導体
素子が実装された場合には、上方から見て位置決めマー
クを視認することができず、また、半導体素子が配線基
板の適切な位置からずれて実装された場合には、上方か
ら位置決めマークを確認することができる。このように
して、実装後に位置決めマークが見えるか否かを基に、
実装位置が適切であるか否かを検出している。
素子が実装された場合には、上方から見て位置決めマー
クを視認することができず、また、半導体素子が配線基
板の適切な位置からずれて実装された場合には、上方か
ら位置決めマークを確認することができる。このように
して、実装後に位置決めマークが見えるか否かを基に、
実装位置が適切であるか否かを検出している。
【０００６】
【発明が解決しようとする課題】しかし、上記公開技術
（特開平９−２１４０７９号）では、配線基板上に位置
決めマークを形成しているため、この位置決めマークを
設けるための余分なスペースを配線基板に設ける必要が
あり、このスペースの分だけ実装密度が低くなってしま
う。
（特開平９−２１４０７９号）では、配線基板上に位置
決めマークを形成しているため、この位置決めマークを
設けるための余分なスペースを配線基板に設ける必要が
あり、このスペースの分だけ実装密度が低くなってしま
う。
【０００７】本発明は、上記従来技術に鑑み、実装密度
を高く維持しつつ、素子底面に電極を有している半導体
素子を、配線基板の適切な位置に実装することのできる
配線基板を提供することを目的とする。
を高く維持しつつ、素子底面に電極を有している半導体
素子を、配線基板の適切な位置に実装することのできる
配線基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決する本発
明の構成は、底面に電極を有している半導体素子が実装
されると共に、前記電極に対応した位置にランドが形成
されている配線基板であって、前記電極が前記ランドに
対応して接触するように前記半導体素子が前記配線基板
に適切に実装される場合に、前記ランドから引き出され
た配線パターンの一部は、適切に実装される前記半導体
素子の辺に沿い伸びる状態で形成されていることを特徴
とする。
明の構成は、底面に電極を有している半導体素子が実装
されると共に、前記電極に対応した位置にランドが形成
されている配線基板であって、前記電極が前記ランドに
対応して接触するように前記半導体素子が前記配線基板
に適切に実装される場合に、前記ランドから引き出され
た配線パターンの一部は、適切に実装される前記半導体
素子の辺に沿い伸びる状態で形成されていることを特徴
とする。
【０００９】また本発明の構成は、前記ランドから引き
出された前記配線パターンの一部は、適切に実装される
前記半導体素子の少なくとも２つの頂部に近い部分の辺
に位置していることを特徴とする。
出された前記配線パターンの一部は、適切に実装される
前記半導体素子の少なくとも２つの頂部に近い部分の辺
に位置していることを特徴とする。
【００１０】また本発明の構成は、前記ランドから引き
出された前記配線パターンの一部は、適切に実装される
前記半導体素子の４つの辺の中央部分に位置しているこ
とを特徴とする。
出された前記配線パターンの一部は、適切に実装される
前記半導体素子の４つの辺の中央部分に位置しているこ
とを特徴とする。
【００１１】また本発明の構成は、前記ランドから引き
出された前記配線パターンの一部は、前記半導体素子が
前記配線基板に適切に実装された場合に、前記半導体素
子の辺から等しい量だけ食み出した位置にあることを特
徴とする。
出された前記配線パターンの一部は、前記半導体素子が
前記配線基板に適切に実装された場合に、前記半導体素
子の辺から等しい量だけ食み出した位置にあることを特
徴とする。
【００１２】また本発明の構成は、前記ランドから引き
出された前記配線パターンの一部は、前記半導体素子が
前記配線基板に適切に実装された場合に、前記半導体素
子により隠れて上方から見えない位置にあることを特徴
とする。
出された前記配線パターンの一部は、前記半導体素子が
前記配線基板に適切に実装された場合に、前記半導体素
子により隠れて上方から見えない位置にあることを特徴
とする。
【００１３】また本発明の構成は、前記配線パターン
は、前記半導体素子に対応して形成されたランドから、
当該半導体素子とは別の部品に接続されるランドに伸び
る配線パターンであることを特徴とする。
は、前記半導体素子に対応して形成されたランドから、
当該半導体素子とは別の部品に接続されるランドに伸び
る配線パターンであることを特徴とする。
【００１４】また本発明の構成は、前記配線パターン
は、前記電極に対応して形成されたランド相互を接続す
る配線パターンであることを特徴とする。
は、前記電極に対応して形成されたランド相互を接続す
る配線パターンであることを特徴とする。
【００１５】また本発明の構成は、底面に電極を有して
いる半導体素子が実装されると共に、前記電極に対応し
た位置にランドが形成されている配線基板であって、前
記電極が前記ランドに対応して接触するように前記半導
体素子が前記配線基板に適切に実装される場合に、適切
に実装される前記半導体素子の頂部に対応する位置にラ
ンドを形成したことを特徴とする。
いる半導体素子が実装されると共に、前記電極に対応し
た位置にランドが形成されている配線基板であって、前
記電極が前記ランドに対応して接触するように前記半導
体素子が前記配線基板に適切に実装される場合に、適切
に実装される前記半導体素子の頂部に対応する位置にラ
ンドを形成したことを特徴とする。
【００１６】また本発明の構成は、底面に電極を有して
いる半導体素子が実装されると共に、前記電極に対応し
た位置にランドが形成されている配線基板であって、前
記電極が前記ランドに対応して接触するように前記半導
体素子が前記配線基板に適切に実装される場合に、適切
に実装される前記半導体素子の辺に沿いランドが形成さ
れ、前記電極に対応した位置に形成された前記ランドか
ら引き出された配線パターンは、前記半導体素子の辺に
沿い形成された前記ランドを経由して引き出されている
ことを特徴とする。
いる半導体素子が実装されると共に、前記電極に対応し
た位置にランドが形成されている配線基板であって、前
記電極が前記ランドに対応して接触するように前記半導
体素子が前記配線基板に適切に実装される場合に、適切
に実装される前記半導体素子の辺に沿いランドが形成さ
れ、前記電極に対応した位置に形成された前記ランドか
ら引き出された配線パターンは、前記半導体素子の辺に
沿い形成された前記ランドを経由して引き出されている
ことを特徴とする。
【００１７】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき詳細に説明する。
に基づき詳細に説明する。
【００１８】図１及び図２は本発明の第１の実施の形態
に係る配線基板１を示す。なお両図では、配線基板１の
うち半導体素子２が実装される部分のみを示している。
また図２は、半導体素子２が適切な位置からずれて実装
された状態を示している。
に係る配線基板１を示す。なお両図では、配線基板１の
うち半導体素子２が実装される部分のみを示している。
また図２は、半導体素子２が適切な位置からずれて実装
された状態を示している。
【００１９】図２に示す半導体素子２は、その底面に多
数の電極２ａを有している。一方、図１及び図２に示す
ように、配線基板１の表面には、半導体素子２の電極２
ａに対応して多数のランド３が形成されており、各ラン
ド３からは、配線パターン４が引き出されている。な
お、図１では、本発明に関係する配線パターンのみを図
示しているが、実際には各ランドからぞれぞれ配線パタ
ーンが引き出されている。
数の電極２ａを有している。一方、図１及び図２に示す
ように、配線基板１の表面には、半導体素子２の電極２
ａに対応して多数のランド３が形成されており、各ラン
ド３からは、配線パターン４が引き出されている。な
お、図１では、本発明に関係する配線パターンのみを図
示しているが、実際には各ランドからぞれぞれ配線パタ
ーンが引き出されている。
【００２０】また図１において点線で示す外形線Ａは、
半導体素子２が配線基板１に適切に実装された場合、換
言すると、半導体素子２の多数の各電極２ａが配線基板
１の各ランド３に対応して接触する状態で、半導体素子
２が配線基板１に実装された場合に、実装される半導体
素子２の辺に沿うライン位置を示している。
半導体素子２が配線基板１に適切に実装された場合、換
言すると、半導体素子２の多数の各電極２ａが配線基板
１の各ランド３に対応して接触する状態で、半導体素子
２が配線基板１に実装された場合に、実装される半導体
素子２の辺に沿うライン位置を示している。
【００２１】ランド３から引き出された配線パターン４
は、別の部品５に接続されるランド６にまで延びて、こ
のランド６に接続される。
は、別の部品５に接続されるランド６にまで延びて、こ
のランド６に接続される。
【００２２】この配線パターン４の一部４ａは、外形線
Ａのうち外形線Ａで囲った四角領域の頂部に近い部分で
折れ曲がって、外形線Ａに沿い延びている。即ち、半導
体素子２の多数の各電極２ａが配線基板１の各ランド３
に対応して接触する状態で、半導体素子２が配線基板１
に適切に実装される場合に、半導体素子２の頂部に近い
部分で、配線パターン４の一部４ａは、半導体素子２の
辺に沿い伸びている。
Ａのうち外形線Ａで囲った四角領域の頂部に近い部分で
折れ曲がって、外形線Ａに沿い延びている。即ち、半導
体素子２の多数の各電極２ａが配線基板１の各ランド３
に対応して接触する状態で、半導体素子２が配線基板１
に適切に実装される場合に、半導体素子２の頂部に近い
部分で、配線パターン４の一部４ａは、半導体素子２の
辺に沿い伸びている。
【００２３】このため、半導体素子２の多数の各電極２
ａが配線基板１の各ランド３に対応して接触する状態
で、半導体素子２が配線基板１に適切に実装された場合
には、上方から見て配線パターン４の一部４ａは、半導
体素子２の辺から等しい量だけ食み出して、全て同じよ
うに視認できる。このように視認できる場合には、適切
な実装ができたことがわかる。
ａが配線基板１の各ランド３に対応して接触する状態
で、半導体素子２が配線基板１に適切に実装された場合
には、上方から見て配線パターン４の一部４ａは、半導
体素子２の辺から等しい量だけ食み出して、全て同じよ
うに視認できる。このように視認できる場合には、適切
な実装ができたことがわかる。
【００２４】一方、図２に示すように、半導体素子２
が、適切な位置からずれて実装された場合には、配線パ
ターン４の一部４ａのうち、あるものは半導体素子２に
隠れて見えず、他のものは半導体素子２の辺から大きく
ずれて見える。このようになっていることから、半導体
素子２が適切に実装されていないことがわかる。
が、適切な位置からずれて実装された場合には、配線パ
ターン４の一部４ａのうち、あるものは半導体素子２に
隠れて見えず、他のものは半導体素子２の辺から大きく
ずれて見える。このようになっていることから、半導体
素子２が適切に実装されていないことがわかる。
【００２５】このように、半導体素子２の実装後に、配
線パターン４の一部４ａの見え方から、半導体素子２の
実装位置が適切かどうかを判定することが簡単にでき
る。また、専用の位置決めマーク等が不要になるので、
その分だけ実装密度を高くすることができる。
線パターン４の一部４ａの見え方から、半導体素子２の
実装位置が適切かどうかを判定することが簡単にでき
る。また、専用の位置決めマーク等が不要になるので、
その分だけ実装密度を高くすることができる。
【００２６】なお、４つの頂部のうち少なくとも２つの
頂部において、上述した配線パターン４の一部４ａを、
外形線Ａに沿わせるようにしておけばよい。
頂部において、上述した配線パターン４の一部４ａを、
外形線Ａに沿わせるようにしておけばよい。
【００２７】図３は本発明の第２の実施の形態を示す。
この実施の形態では、外形線Ａのうち外形線Ａで囲った
四角領域の各頂部に近い部分において、１本の配線パタ
ーン４の一部４ａが、外形線Ａに沿って伸びている。つ
まり、第１の実施の形態では、１つの頂部につき２本の
配線パターン４の一部４ａが、外形線Ａに沿い伸びてい
るが、第２の実施の形態では、１つの頂部につき１本の
配線パターンＡの一部４ａが、外形線Ａに沿い伸びてい
る。
この実施の形態では、外形線Ａのうち外形線Ａで囲った
四角領域の各頂部に近い部分において、１本の配線パタ
ーン４の一部４ａが、外形線Ａに沿って伸びている。つ
まり、第１の実施の形態では、１つの頂部につき２本の
配線パターン４の一部４ａが、外形線Ａに沿い伸びてい
るが、第２の実施の形態では、１つの頂部につき１本の
配線パターンＡの一部４ａが、外形線Ａに沿い伸びてい
る。
【００２８】図４は本発明の第３の実施の形態を示す。
この実施の形態では、配線パターン４の一部４ａは、外
形線Ａのうち外形線Ａで囲った四角領域の辺の部分で折
れ曲がって、外形線Ａに沿い延びている。即ち、半導体
素子２の多数の各電極２ａが配線基板１の各ランド３に
対応して接触する状態で、半導体素子２が配線基板１に
適切に実装される場合に、半導体素子２の頂部に近い部
分ではなく辺の中央の部分で、配線パターン４の一部４
ａは、半導体素子２の辺に沿い伸びている。
この実施の形態では、配線パターン４の一部４ａは、外
形線Ａのうち外形線Ａで囲った四角領域の辺の部分で折
れ曲がって、外形線Ａに沿い延びている。即ち、半導体
素子２の多数の各電極２ａが配線基板１の各ランド３に
対応して接触する状態で、半導体素子２が配線基板１に
適切に実装される場合に、半導体素子２の頂部に近い部
分ではなく辺の中央の部分で、配線パターン４の一部４
ａは、半導体素子２の辺に沿い伸びている。
【００２９】図５は本発明の第４の実施の形態を示す。
この実施の形態では、配線パターン４は、ランド３相互
を接続する配線パターンであり、この配線パターン４の
一部４ａが、外形線Ａに沿い伸びている。
この実施の形態では、配線パターン４は、ランド３相互
を接続する配線パターンであり、この配線パターン４の
一部４ａが、外形線Ａに沿い伸びている。
【００３０】図４〜図５に示す第２〜第４の実施の形態
においても、図１及び図２に示す第１の実施の形態と同
様に、半導体素子２の実装後に、配線パターン４の一部
４ａの見え方から、半導体素子２の実装位置が適切かど
うかを判定することが簡単にできる。また、専用の位置
決めマーク等が不要になるので、その分だけ実装密度を
高くすることができる。
においても、図１及び図２に示す第１の実施の形態と同
様に、半導体素子２の実装後に、配線パターン４の一部
４ａの見え方から、半導体素子２の実装位置が適切かど
うかを判定することが簡単にできる。また、専用の位置
決めマーク等が不要になるので、その分だけ実装密度を
高くすることができる。
【００３１】なお、上記第１〜第４の各実施の形態で
は、半導体素子２が配線基板１に適切に実装された場合
に、上方から見て配線パターン４の一部４ａが、半導体
素子２の辺から同じ量だけ食み出して全て同じように視
認できるようにしているが、配線パターン４の一部４ａ
を、外形線Ａよりもやや内側に形成しておき、半導体素
子２を適切な位置に実装したときに、配線パターン４の
一部４ａが、全て半導体素子２で隠れて見えなくなるよ
うにしていてもよい。
は、半導体素子２が配線基板１に適切に実装された場合
に、上方から見て配線パターン４の一部４ａが、半導体
素子２の辺から同じ量だけ食み出して全て同じように視
認できるようにしているが、配線パターン４の一部４ａ
を、外形線Ａよりもやや内側に形成しておき、半導体素
子２を適切な位置に実装したときに、配線パターン４の
一部４ａが、全て半導体素子２で隠れて見えなくなるよ
うにしていてもよい。
【００３２】図６は本発明の第５の実施の形態を示す。
この実施の形態では、配線基板１の表面のうち、外形線
Ａで囲った四角領域の頂部（四隅）の位置、即ち、半導
体素子２の多数の各電極２ａが配線基板１の各ランド３
に対応して接触する状態で、半導体素子２が配線基板１
に適切に実装される場合に、半導体素子２の頂部（四
隅）に対応する位置に、ランド３ａが形成されている。
このランド３ａからも配線パターン４が引き出されてい
る。なお図示は省略するが、他のランド３からも配線パ
ターンが引き出されている。
この実施の形態では、配線基板１の表面のうち、外形線
Ａで囲った四角領域の頂部（四隅）の位置、即ち、半導
体素子２の多数の各電極２ａが配線基板１の各ランド３
に対応して接触する状態で、半導体素子２が配線基板１
に適切に実装される場合に、半導体素子２の頂部（四
隅）に対応する位置に、ランド３ａが形成されている。
このランド３ａからも配線パターン４が引き出されてい
る。なお図示は省略するが、他のランド３からも配線パ
ターンが引き出されている。
【００３３】第５の実施の形態では、半導体素子２の多
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、全てのランド３ａは半導体素子２で隠
れて見えなくなる。このように、全てのランド３ａが半
導体素子２で隠れて見えなくなった場合には、適切な実
装ができたことがわかる。
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、全てのランド３ａは半導体素子２で隠
れて見えなくなる。このように、全てのランド３ａが半
導体素子２で隠れて見えなくなった場合には、適切な実
装ができたことがわかる。
【００３４】一方、半導体素子２が、適切な位置からず
れて実装された場合には、ランド３ａのうち、あるもの
は半導体素子２に隠れて見えず、他のものは半導体素子
２からずれて見える。このようになっていることから、
半導体素子２が適切に実装されていないことがわかる。
れて実装された場合には、ランド３ａのうち、あるもの
は半導体素子２に隠れて見えず、他のものは半導体素子
２からずれて見える。このようになっていることから、
半導体素子２が適切に実装されていないことがわかる。
【００３５】このように、半導体素子２の実装後に、ラ
ンド３ａの見え方から、半導体素子２の実装位置が適切
かどうかを判定することが簡単にできる。また、専用の
位置決めマーク等が不要になるので、その分だけ実装密
度を高くすることができる。
ンド３ａの見え方から、半導体素子２の実装位置が適切
かどうかを判定することが簡単にできる。また、専用の
位置決めマーク等が不要になるので、その分だけ実装密
度を高くすることができる。
【００３６】図７は本発明の第６の実施の形態を示す。
この実施の形態では、配線基板１の表面のうち、外形線
Ａに対して外側から接する状態で捨てランド３ｂが形成
されている。ランド３から引き出された配線パターン４
は、捨てランド３ｂを経由して引き出されている。
この実施の形態では、配線基板１の表面のうち、外形線
Ａに対して外側から接する状態で捨てランド３ｂが形成
されている。ランド３から引き出された配線パターン４
は、捨てランド３ｂを経由して引き出されている。
【００３７】第６の実施の形態では、半導体素子２の多
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、全ての捨てランド３ｂは半導体素子２
で隠れることなく半導体素子２の辺に沿った状態で見え
る。このように、全ての捨てランド３ｂが半導体素子２
で隠れることなく見える場合には、適切な実装ができた
ことがわかる。
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、全ての捨てランド３ｂは半導体素子２
で隠れることなく半導体素子２の辺に沿った状態で見え
る。このように、全ての捨てランド３ｂが半導体素子２
で隠れることなく見える場合には、適切な実装ができた
ことがわかる。
【００３８】一方、半導体素子２が、適切な位置からず
れて実装された場合には、捨てランド３ｂのうち、ある
ものは半導体素子２に隠れて、他のものは半導体素子２
から離れて見える。このようになっていることから、半
導体素子２が適切に実装されていないことがわかる。
れて実装された場合には、捨てランド３ｂのうち、ある
ものは半導体素子２に隠れて、他のものは半導体素子２
から離れて見える。このようになっていることから、半
導体素子２が適切に実装されていないことがわかる。
【００３９】このように、半導体素子２の実装後に、捨
てランド３ｂの見え方から、半導体素子２の実装位置が
適切かどうかを判定することが簡単にできる。なお、捨
てランド３ｂの代わりに、通常のランドを用いてもよ
い。
てランド３ｂの見え方から、半導体素子２の実装位置が
適切かどうかを判定することが簡単にできる。なお、捨
てランド３ｂの代わりに、通常のランドを用いてもよ
い。
【００４０】図８は本発明の第７の実施の形態を示す。
この実施の形態では、配線基板１の表面のうち、外形線
Ａに沿い捨てランド３ｃ，３ｄ，３ｅが形成されてい
る。ランド３ｃは外形線Ａに対して外側から接し、ラン
ド３ｄは外形線Ａの上にあり、ランド３ｅは外形線Ａに
対して内側から接する。
この実施の形態では、配線基板１の表面のうち、外形線
Ａに沿い捨てランド３ｃ，３ｄ，３ｅが形成されてい
る。ランド３ｃは外形線Ａに対して外側から接し、ラン
ド３ｄは外形線Ａの上にあり、ランド３ｅは外形線Ａに
対して内側から接する。
【００４１】第７の実施の形態では、半導体素子２の多
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、捨てランド３ｃは半導体素子２で隠れ
ることなく見え、捨てランド３ｄは半導体素子２で半分
隠れて半分だけ見え、捨てランド３ｅは半導体素子２で
隠れて見えない。このような状態で視認することができ
る場合には、適切な実装ができたことがわかる。
数の各電極２ａが配線基板１の各ランド３に対応して接
触する状態で、半導体素子２が配線基板１に適切に実装
された場合には、捨てランド３ｃは半導体素子２で隠れ
ることなく見え、捨てランド３ｄは半導体素子２で半分
隠れて半分だけ見え、捨てランド３ｅは半導体素子２で
隠れて見えない。このような状態で視認することができ
る場合には、適切な実装ができたことがわかる。
【００４２】一方、半導体素子２が、適切な位置からず
れて実装された場合には、捨てランド３ｃ，３ｄ，３ｅ
の見え方が、上述した状態とは異なってくる。このよう
になっていることから、半導体素子２が適切に実装され
ていないことがわかる。
れて実装された場合には、捨てランド３ｃ，３ｄ，３ｅ
の見え方が、上述した状態とは異なってくる。このよう
になっていることから、半導体素子２が適切に実装され
ていないことがわかる。
【００４３】このように、半導体素子２の実装後に、捨
てランド３ｃ，３ｄ，３ｅの見え方から、半導体素子２
の実装位置が適切かどうかを判定することが簡単にでき
る。なお、捨てランド３ｃ，３ｄ，３ｅの代わりに、通
常のランドを用いてもよい。
てランド３ｃ，３ｄ，３ｅの見え方から、半導体素子２
の実装位置が適切かどうかを判定することが簡単にでき
る。なお、捨てランド３ｃ，３ｄ，３ｅの代わりに、通
常のランドを用いてもよい。
【００４４】
【発明の効果】以上実施の形態と共に具体的に説明した
ように、本発明の配線基板では、配線パターンの一部を
目印として、半導体素子を実装した場合における配線パ
ターンの一部の見え方を基に、実装が適切にできたか否
かを確実かつ容易に判定することができる。このように
配線パターンの一部を利用しているため、専用の位置決
めマークが不要になり、その分だけ実装密度を高くする
ことができる。
ように、本発明の配線基板では、配線パターンの一部を
目印として、半導体素子を実装した場合における配線パ
ターンの一部の見え方を基に、実装が適切にできたか否
かを確実かつ容易に判定することができる。このように
配線パターンの一部を利用しているため、専用の位置決
めマークが不要になり、その分だけ実装密度を高くする
ことができる。
【００４５】また、ランドや捨てランドを目印として、
半導体素子を実装した場合におけるランドや捨てランド
の見え方を基に、実装が適切にできたか否かを確実かつ
容易に判定することができる。
半導体素子を実装した場合におけるランドや捨てランド
の見え方を基に、実装が適切にできたか否かを確実かつ
容易に判定することができる。
【図１】本発明の第１の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図２】本発明の第１の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図３】本発明の第２の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図４】本発明の第３の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図５】本発明の第４の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図６】本発明の第５の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図７】本発明の第６の実施の形態に係る配線基板を示
す構成図。
す構成図。
【図８】本発明の第７の実施の形態に係る配線基板を示
す構成図。
す構成図。
１ 配線基板 ２ 半導体素子 ２ａ 電極 ３，３ａ ランド ３ｂ，３ｃ，３ｄ，３ｅ 捨てランド ４ 配線パターン ４ａ 配線パターンの一部 Ａ 外形線
Claims (9)
- 【請求項１】 底面に電極を有している半導体素子が実
装されると共に、前記電極に対応した位置にランドが形
成されている配線基板であって、 前記電極が前記ランドに対応して接触するように前記半
導体素子が前記配線基板に適切に実装される場合に、 前記ランドから引き出された配線パターンの一部は、適
切に実装される前記半導体素子の辺に沿い伸びる状態で
形成されていることを特徴とする配線基板。 - 【請求項２】 前記ランドから引き出された前記配線パ
ターンの一部は、適切に実装される前記半導体素子の少
なくとも２つの頂部に近い部分の辺に位置していること
を特徴とする請求項１の配線基板。 - 【請求項３】 前記ランドから引き出された前記配線パ
ターンの一部は、適切に実装される前記半導体素子の４
つの辺の中央部分に位置していることを特徴とする請求
項１の配線基板。 - 【請求項４】 前記ランドから引き出された前記配線パ
ターンの一部は、前記半導体素子が前記配線基板に適切
に実装された場合に、前記半導体素子の辺から等しい量
だけ食み出した位置にあることを特徴とする請求項１ま
たは請求項２または請求項３の配線基板。 - 【請求項５】 前記ランドから引き出された前記配線
パターンの一部は、前記半導体素子が前記配線基板に適
切に実装された場合に、前記半導体素子により隠れて上
方から見えない位置にあることを特徴とする請求項１ま
たは請求項２または請求項３の配線基板。 - 【請求項６】 前記配線パターンは、前記半導体素子に
対応して形成されたランドから、当該半導体素子とは別
の部品に接続されるランドに伸びる配線パターンである
ことを特徴とする請求項１または請求項２または請求項
３または請求項４または請求項５の配線基板。 - 【請求項７】 前記配線パターンは、前記電極に対応し
て形成されたランド相互を接続する配線パターンである
ことを特徴とする請求項１または請求項２または請求項
３または請求項４または請求項５の配線基板。 - 【請求項８】 底面に電極を有している半導体素子が実
装されると共に、前記電極に対応した位置にランドが形
成されている配線基板であって、 前記電極が前記ランドに対応して接触するように前記半
導体素子が前記配線基板に適切に実装される場合に、 適切に実装される前記半導体素子の頂部に対応する位置
にランドを形成したことを特徴とする配線基板。 - 【請求項９】 底面に電極を有している半導体素子が実
装されると共に、前記電極に対応した位置にランドが形
成されている配線基板であって、 前記電極が前記ランドに対応して接触するように前記半
導体素子が前記配線基板に適切に実装される場合に、 適切に実装される前記半導体素子の辺に沿いランドが形
成され、前記電極に対応した位置に形成された前記ラン
ドから引き出された配線パターンは、前記半導体素子の
辺に沿い形成された前記ランドを経由して引き出されて
いることを特徴とする配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10292033A JP2000124261A (ja) | 1998-10-14 | 1998-10-14 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10292033A JP2000124261A (ja) | 1998-10-14 | 1998-10-14 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124261A true JP2000124261A (ja) | 2000-04-28 |
Family
ID=17776668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10292033A Withdrawn JP2000124261A (ja) | 1998-10-14 | 1998-10-14 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091294A (ja) * | 2009-10-26 | 2011-05-06 | Nikon Corp | プリント配線基板 |
| JP2011164186A (ja) * | 2010-02-05 | 2011-08-25 | Sony Corp | 実装構造体および電気光学装置 |
| CN103918071A (zh) * | 2011-10-31 | 2014-07-09 | 株式会社村田制作所 | 电子部件、集合基板及电子部件的制造方法 |
-
1998
- 1998-10-14 JP JP10292033A patent/JP2000124261A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091294A (ja) * | 2009-10-26 | 2011-05-06 | Nikon Corp | プリント配線基板 |
| JP2011164186A (ja) * | 2010-02-05 | 2011-08-25 | Sony Corp | 実装構造体および電気光学装置 |
| CN103918071A (zh) * | 2011-10-31 | 2014-07-09 | 株式会社村田制作所 | 电子部件、集合基板及电子部件的制造方法 |
| JP5585737B2 (ja) * | 2011-10-31 | 2014-09-10 | 株式会社村田製作所 | 電子部品、集合基板及び電子部品の製造方法 |
| CN103918071B (zh) * | 2011-10-31 | 2016-09-21 | 株式会社村田制作所 | 电子部件、集合基板及电子部件的制造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |