JP5585737B2 - 電子部品、集合基板及び電子部品の製造方法 - Google Patents

電子部品、集合基板及び電子部品の製造方法 Download PDF

Info

Publication number
JP5585737B2
JP5585737B2 JP2013541113A JP2013541113A JP5585737B2 JP 5585737 B2 JP5585737 B2 JP 5585737B2 JP 2013541113 A JP2013541113 A JP 2013541113A JP 2013541113 A JP2013541113 A JP 2013541113A JP 5585737 B2 JP5585737 B2 JP 5585737B2
Authority
JP
Japan
Prior art keywords
electronic component
substrate
electrodes
electrode
rectangular frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013541113A
Other languages
English (en)
Other versions
JPWO2013065420A1 (ja
Inventor
聖 角居
学 中堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2013541113A priority Critical patent/JP5585737B2/ja
Application granted granted Critical
Publication of JP5585737B2 publication Critical patent/JP5585737B2/ja
Publication of JPWO2013065420A1 publication Critical patent/JPWO2013065420A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、集合基板から個片化された基板を有する電子部品に関し、特に、電子部品素子の機能回路部が基板の上面から隔てられて電子部品素子が基板に搭載されている電子部品に関する。
従来、集合基板上において複数の電子部品素子を搭載し、該集合基板を切断する電子部品の製造方法が広く用いられている。例えば下記の特許文献１の先行技術の説明には、以下の製造方法が記載されている。
特許文献１に記載の製造方法では、まず、上面に複数の半導体チップ搭載領域が設けられている集合基板を用意する。この集合基板の上面には、個々の半導体素子チップ搭載領域に多数の電極が形成されている。加えて、集合基板の上面においては、個々の電子部品単位に集合基板を切断する際の切断ライン上に切断ライン確認パターンが形成されている。この切断ライン確認パターンは、複数の半導体素子チップが搭載される第１の領域外の第２の領域に形成されている。すなわち、第２の領域内において、集合基板を切断する切断ラインが延びている位置に、切断ライン確認パターンが形成されている。
上記製造方法では、複数の半導体素子チップを搭載した後に、第１の領域を被覆するように封止樹脂層を形成する。しかる後、第２の領域において露出している切断ライン確認パターンを通過する切断ラインに沿って切断する。
特開２００１−４４３２４号公報
電子部品チップの小型化が進むにつれて、電子部品チップの電極間の寸法、それに対応した集合基板上における電子部品チップの電極に接合される電極間の寸法は小さくなる。そのため、電子部品素子チップの位置決めが困難となる。特に、バンプにより基板上の電極と接合する場合には、バンプの電極との接合ずれにより、接合強度が低下するおそれがある。
特許文献１に記載の製造方法では、切断に先立って行なわれる半導体素子チップの搭載時に誤実装されるおそれがあった。なお、上記切断ライン確認パターンは、複合基板を最終的に切断する際の位置決めに用いられていたが、上記切断ライン確認パターンを基準に半導体素子チップを実装することも可能である。しかしながら、上記のように半導体素子チップなどの電子部品チップが小型化すると、上記第２の領域に設けられている切断ライン確認パターンを基準としただけでは、高精度に電子部品素子チップを位置決めし、実装することは困難である。
図１５及び図１６は、このような誤実装の例を示す模式的各平面図である。図１５では、集合基板１００１上に、破線Ａ１及び破線Ａ２で示す切断ラインで囲まれた領域が、個々の電子部品素子搭載領域である。図１５に実線で示すように、電子部品素子チップ１００２が、隣り合う電子部品素子チップ搭載領域に跨がるように誤実装されるおそれがあった。
また、上記集合基板を個々の基板に分割した後に、個々の電子部品素子チップを搭載することもある。このような場合においても、図１６に示すように、集合基板の分割により複数の基板１００１Ａが格子状に配置されている場合、電子部品素子チップ１００２がやはり、隣接する基板１００１Ａに跨がって実装されるおそれがある。
本発明の目的は、上述した従来技術の欠点を解消し、基板上に電子部品素子が確実にフリップチップボンディングにより搭載される構造を備えた電子部品、並びに該電子部品を得ることを可能とする集合基板、及び上記電子部品の製造方法を提供することにある。
本発明に係る電子部品は、上面の矩形枠状の領域に複数の電極が設けられている基板と、前記基板の上面に実装されており、下面に機能回路部が構成されており、該機能回路部を囲む領域に複数のバンプが設けられている電子部品素子とを備える。本発明では、前記電子部品素子の前記機能回路部が前記基板の上面と隙間を隔てられて位置するように、前記複数のバンプが前記基板の上面に設けられている前記複数の電極にフリップチップボンディング方式で接合されている。また、前記基板の上面に形成されている前記複数の電極のうち、前記矩形枠状の領域の一辺に沿うように配置された第１の電極と、前記第１の電極と該一辺において隣り合う第２の電極との間であって、前記第１の電極及び前記第２の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に識別マークが設けられている。前記複数の電極が、前記矩形枠状の領域の４つのコーナー部に設けられている４つの電極を有し、該４つの電極のうち少なくとも１つの電極が矩形の形状を有し、前記コーナー部に設けられた前記複数の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に位置し、前記少なくとも１つの電極の前記基板外側に位置する２辺に連なるようにＬ字状識別電極部が形成されている。この場合には、電子部品の誤実装のおそれをより一層低減することができる。
本発明に係る電子部品のある特定の局面では、前記識別マークがＩ字状の形状を有し、前記第１の電極及び第２の電極の外側端縁同士を結ぶ直線と平行に延びている。
本発明に係る電子部品では、識別マークは、基板の外周縁に沿うように設けられていてもよい。この場合には、集合基板から基板を切断するに際し、識別マークの外周縁を利用して切断を高精度に行ない得る。
本発明に係る電子部品では、前記識別マークが、前記第１の電極及び第２の電極の外側端縁同士を結ぶ直線と前記基板の外周縁に沿って所定の距離で離れた境界線との間の領域に配置されていてもよい。この場合には、電子部品における基板の端面に識別マークが露出されないため、搬送治具、梱包材、切断刃などと識別マークとの直接接触による識別マークの損傷が小さくできる効果を有する点で好ましい。
本発明に係る電子部品では、好ましくは、平面視した際に、前記識別マークに前記電子部品素子が重ならないように前記識別マークが配置されている。この場合には、電子部品素子を搭載した後においても、識別マークを上方から確認することができる。従って、集合基板に電子部品素子を搭載した後に集合基板を高精度に識別マークを基準として切断することができる。
本発明に係る電子部品のさらに別の特定の局面では、前記矩形枠状の領域は前記複数の電極が設けられている第１，第２の矩形枠状の領域を有する。前記第１，第２の矩形枠状の領域は第１〜第４の辺を有する。前記第１の矩形枠状の領域の前記第１の辺に形成されている前記複数の電極と前記第２の矩形枠状の領域の前記第１の辺に形成されている前記複数の電極とは同一の直線上に位置している。前記第１，第２の矩形枠状の領域における前記同一の直線上に形成されている前記複数の電極間のピッチの差と前記第１，第２の矩形枠状の領域の第２の辺における前記複数の電極間のピッチの差とが異なっており、前記複数の電極間のピッチの差が大きい辺の外側に前記識別マークが設けられている。この場合には、電子部品素子実装領域の誤認識のおそれを効果的に低減することが可能となる。
本発明に係る電子部品のさらに他の特定の局面では、前記電極間のピッチの差が大きい辺の外側であって、前記電極間のピッチが相対的に大きい前記電極間の外側に前記識別マークが配置されている。
本発明に係る電子部品のさらに別の特定の局面では、前記電子部品素子として、第１の電子部品素子と第２の電子部品素子とが前記基板に搭載されており、前記第１，第２の矩形枠状の領域が、前記第１の電子部品素子と第２の電子部品素子とが搭載される領域を囲んでいる。
本発明に係る電子部品の別の広い局面によれば、上面の矩形枠状の領域に複数の電極が設けられている基板と、前記基板の上面に実装されており、下面に機能回路部が構成されており、該機能回路部を囲む領域に複数のバンプが設けられている電子部品素子とを備え、前記電子部品素子の前記機能回路部が前記基板の上面と隙間を隔てられて位置するように、前記複数のバンプが前記基板の上面に設けられている前記複数の電極にフリップチップボンディング方式で接合されており、前記複数の電極が、前記矩形枠状の領域の４つのコーナー部に設けられている４つの電極を有し、該４つの電極のうち少なくとも１つの電極が矩形の形状を有し、前記コーナー部に設けられた前記複数の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に位置し、前記少なくとも１つの電極の前記基板外周縁側に位置する２辺に連なるようにＬ字状識別電極部が形成されている、電子部品が提供される。
本発明に係る集合基板は、本発明の電子部品の製造に用いられる集合基板であって、集合基板の各電子部品単位に個片化される各基板部の上面に、前記複数の電極、前記識別マーク及び前記Ｌ字状識別電極部が形成されている。
また、本発明に係る集合基板のある特定の局面では、集合基板の各電子部品単位に個片化される各基板部の上面に、前記複数の電極及び前記Ｌ字状識別電極部が形成されている。
本発明に係る電子部品の製造方法は、本発明の電子部品を製造する方法であり、個々の前記電子部品が構成される基板部を集合してなり、上面に前記各基板部に応じた前記複数の電極が形成されている集合基板を用意する工程と、前記個々の電子部品に応じて前記各基板部に前記識別マーク又は前記Ｌ字状識別電極部の内の少なくとも一方を利用して複数の電子部品素子を位置決めし、実装する工程と、前記複数の電子部品素子を実装する前または後に、前記集合基板を前記複数の基板部からなる複数の基板に切断する工程とを備える。
また、本発明に係る電子部品の製造方法のある特定の局面では、個々の前記電子部品が構成される基板部を集合してなり、上面に前記各基板部に応じた前記複数の電極が形成されている集合基板を用意する工程と、前記個々の電子部品に応じて前記各基板部に前記Ｌ字状識別電極部を利用して複数の電子部品素子を位置決めし、実装する工程と、前記複数の電子部品素子を実装する前または実装後に、前記集合基板を前記複数の基板部からなる複数の基板に切断する工程とを備える。
本発明によれば、基板の上面の機能回路部に対応する領域を囲む矩形枠状の領域に電子部品素子が接合される第１及び第２の電極を含む複数の電極が形成されており、第１及び第２の電極の外側端縁を結ぶ線上または該線よりも外側に識別マークが形成されており、個々の電子部品単位の基板内に識別マークが設けられていることになるため、集合基板の上面において、あるいは、集合基板を予め個片化した基板の上面に、電子部品を確実に実装することができる。従って、電子部品の誤実装を確実に抑制することができる。
また、本発明の別の広い局面では、上記矩形枠状の領域の４つのコーナー部に電極が形成されており、該電極の外側にＬ字状識別部が連ねられているため、個々の電子部品単位の基板内に識別マークが設けられていることになるため、集合基板の上面において、あるいは集合基板を予め個片化した基板の上面に、電子部品を確実に実装することができる。従って、電子部品の誤実装を確実に抑制することができる。
図１（ａ）は、本発明の第１の実施形態の電子部品に用いられる基板の平面図であり、図１（ｂ）は第１の実施形態により得られる電子部品の略図的正面断面図であり、図１（ｃ）は集合基板の平面図である。 図２は、本発明の第１の実施形態の変形例で用いられる基板の平面図である。 図３は、本発明の第１の実施形態のさらに他の変形例に係る電子部品の基板の平面図である。 図４は、本発明の第２の実施形態の電子部品の基板を示す平面図である。 図５（ａ）は、矩形枠状のコーナー部に配置された識別マークの変形例を説明するための基板の平面図であり、図５（ｂ）は該コーナー部に設けられている識別マークの形状を説明するための拡大平面図である。 図６は、比較例１の電子部品の基板を示す平面図である。 図７は、実施例１の電子部品の基板を示す平面図である。 図８は、実施例２の電子部品の基板の平面図である。 図９は、実施例３の電子部品の基板の平面図である。 図１０は、実施例４の電子部品の基板の平面図である。 図１１は、実施例５の電子部品の基板の平面図である。 図１２は、実施例６の電子部品の基板の平面図である。 図１３は、電子部品における電極間ピッチのずれを評価する方法を説明するための模式図である。 図１４は、比較例及び実施例における電極間ピッチのずれの評価結果を示す図である。 図１５は、従来の集合基板における電子部品素子チップの誤実装の一例を説明するための模式的平面図である。 図１６は、従来の製造方法において、集合基板を個々の基板に分割して格子状に配置した場合に、電子部品素子を誤実装した一例を示す模式的平面図である。
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
図１（ａ）は、本発明の第１の実施形態の電子部品で用いられる基板の平面図であり、図１（ｂ）は本実施形態の電子部品を示す略図的正面断面図である。
図１（ｂ）で示すように、電子部品１は、基板２を有する。基板２は、アルミナなどの適宜の絶縁性材料からなる。基板２は、本実施形態では、矩形の平面形状を有する。
図１（ａ）に示すように、基板２の上面２ａ上には、複数の電極３〜６が形成されている。また、複数の電極３〜６とは別に、識別マーク７が形成されている。
複数の電極３〜６はＡｌ、Ａｇなどの適宜の金属からなる。また、複数の電極３〜６と、識別マーク７とは、同一材料、同一工程で形成することが、製造工程数を少なくでき、かつ電極と識別マークとの光の反射率の差が小さくなり後述するスコア値を安定して測定できるため好ましい。ただし複数の電極３〜６及び識別マーク７のそれぞれの形成方法は特に限定されず、導電ペーストの塗布・焼き付けまたはスパッタリングなどの薄膜形成方法等を用いることができる。
複数の電極３〜６は、それぞれが本実施形態では、基板２を平面視して正方形の形状を有している。もっとも、複数の電極３〜６の形状は特に限定されず、正方形以外の形状とされてもよい。例えば、正方形以外の矩形、すなわち長方形であってもよい。
図１（ｂ）に示すように、基板２上に、電子部品素子８がフリップチップボンディング方式により実装されている。電子部品素子８は、電子部品本体９を有する。電子部品本体９は、基板２の上面２ａと対向する電子部品本体の下面中央に機能回路部９ａを有する。図１（ａ）においてこの機能回路部９ａが設けられている部分を破線で示す。本実施形態では、電子部品本体９は、圧電基板と、圧電基板の下面に形成された少なくとも１つのＩＤＴ電極を有する弾性表面波素子である。従って、機能回路部９ａは、上記ＩＤＴ電極を含む弾性表面波が励振される部分である。機能回路部９ａは、基板２の上面２ａと空間Ａを隔てて配置されている。それによって、機能回路部９ａにおける振動が妨げられ難い。
上記機能回路部９ａの周囲に、バンプ１０が配置されている。バンプ１０と、その下端が、電極４，５に接合されている。図１（ｂ）では示されていないが、図１（ａ）の電極３，６にも、バンプ１０がそれぞれ接合されている。少なくとも一部または全部のバンプ１０は、機能回路部９ａに電気的に接続されている。
バンプ１０としては、Ａｕバンプやはんだバンプなどの適宜の金属バンプを用いることができる。
上記電子部品素子８を覆うように、封止樹脂層１１が設けられている。封止樹脂層１１は空間Ａを有するように形成されている。
本実施形態の電子部品１の特徴は、上記識別マーク７が特定の位置に設けられていることにある。
すなわち、基板２の上面２ａにおいて、複数の電極３〜６が、一点鎖線で示す矩形枠状の領域Ｂ内に配置されている。より具体的には、矩形枠状の領域Ｂのコーナー部に複数の電極３〜６がそれぞれ配置されている。上記複数のバンプ１０は、上記複数の電極３〜６にそれぞれ接合されている。従って、上記機能回路部９ａを下方に投影した領域９ａは領域Ｂよりも内側に位置している。
本実施形態では、上記矩形枠状の領域Ｂの外側に識別マーク７が配置されている。すなわち、複数の電極３〜６のうち、矩形枠状の領域Ｂの一辺に沿うように配置された電極３，４との間であって、電極３及び４の外側端縁を結ぶ線Ｃよりも外側に識別マーク７が配置されている。なお、本実施形態では、電極３及び４が、本発明における第１の電極及び第２の電極に相当する。
識別マーク７は、電極３，４の外側端縁を結ぶ線Ｃよりも外側の領域であって、かつ基板２の外周縁２ｂに沿うように設けられている。また、識別マーク７はＩ字状すなわち長方形状の形状を有し、上記線Ｃと平行に延びている。
上記電子部品１の製造に際しては、通常、図１（ｃ）に示すように集合基板１２を用意する。この集合基板１２上に、複数の電子部品素子８を搭載する。次に図示していない封止樹脂層を形成する。しかる後、集合基板１２を個々の電子部品を得るために、個々の基板２に切断する。この場合、上記識別マーク７が、個々の基板２内に必ず設けられている。
前述したように、電子部品素子の小型化や、基板上の電極間ピッチが短くなると、電子部品素子の誤実装がおきるという問題があった。
これに対して、本実施形態によれば、例えば電極３，４間のピッチが狭くなったり、電子部品素子８の小型化を進めた場合であっても、１つの電子部品単位毎に、識別マーク７を基準として、電子部品素子８を高精度にかつ確実に基板２の所定の部分に搭載することができる。すなわち、個々の電子部品１において、識別マーク７が基板２内に設けられている。よって、集合基板１２の段階で、個々の電子部品１を搭載する領域を含む狭い領域内で識別マーク７を基準として電子部品素子８を搭載することができる。よって、電子部品素子８の誤搭載を確実に抑制することができる。
また、上記電極３〜６を含む矩形枠状の領域内に電子部品素子８の機能回路部９ａが臨むことになる。従って、基板２が反ったり、あるいは集合基板１２の段階で反ったりしたとしても、機能回路部９ａと基板２または集合基板１２との接触を確実に防止することができる。従って、機能回路部９ａの損傷を防止することができる。さらに識別マーク７が基板２の複数の電極の間に形成されることで、複数の電極の間の基板２の反り強度が増加するため、基板２の反り量を小さくできる。
なお、集合基板１２を予め基板２に分割した後に、電子部品素子８が搭載される場合もある。その場合においても、集合基板１２を切断し、複数の基板２が格子状に配置されている状態において、各基板２に設けられている識別マーク７を基準として、個々の基板２に電子部品素子８を確実に搭載することができる。従って、この場合においても、電子部品素子８の誤搭載を確実に防止することができる。
また、本実施形態では、識別マーク７は、Ｉ字状の形状を有しかつ上記基板２の外周縁２ｂに沿うように設けられているため、識別マーク７を容易に認識することができる。
図２は、本発明の第１の実施形態の変形例に係る電子部品に用いられる基板の平面図である。変形例では、基板２の上面２ａにおいて、識別マーク７が、上述した線Ｃと基板２の外周縁２ｂとの間の領域に設けられている。このように、識別マーク７は、基板２の外周縁２ｂから隔てられて設けられてもよい。本変形例においても、上記第１の実施形態と同様に、個々の基板２を識別マーク７で認識し、電極３〜６に確実に複数のバンプ１０を接合して、電子部品素子８を搭載することができる。
加えて、識別マーク７が、外周縁２ｂから隔てられて配置されているため、集合基板を切断する際に、例えばカッターと識別マーク７とが接触して識別マーク７が変形したり部分的に剥離したりするおそれもない。
加えて、前述した図１（ｂ）の封止樹脂層１１を形成するに際し、上記識別マーク７の外側に封止樹脂層１１を形成した場合には、封止樹脂層１１の識別マーク７の内側への流れ込み、すなわち前述した空間Ａへの流れ込みを抑制することもできる。
図３は、第１の実施形態の電子部品に用いられる他の変形例を示す模式的平面図である。
図３に示すように、本変形例では、基板２の上面２ａにおいて、複数の識別マーク７，７Ａが配置されている。より具体的には、図２に示した変形例と同様に、識別マーク７が、線Ｃと外周縁２ｂとの間の領域に設けられており、外周縁２ｂと対向している反対側の外周縁２ｃ側にも、同様にして識別マーク７Ａが設けられている。
本実施形態においても、識別マーク７，７Ａを用いて個々の基板２の電子部品素子搭載位置を決定することができる。従って、電子部品素子の誤搭載をより確実に防止することができる。
加えて、本実施形態では、複数の識別マーク７，７Ａが設けられているため、電子部品素子の搭載位置をより高精度に確定することができる。
さらに、例えば図３の破線で示す部分に電子部品素子８の外縁が位置するように電子部品素子８が搭載されたとする。電子部品素子８と識別マーク７との間の間隔Ｄ及び電子部品素子８と識別マーク７Ａとの間の間隔Ｅとにより、電子部品素子搭載位置の位置ずれを確認することができる。よって、電子部品素子８の搭載位置の精度をより一層高めることができる。特に、Ｘ線画像などを用いずとも、目視や通常のカメラによる撮像により、電子部品素子８の搭載位置のずれを把握することができる。よって、前述した図１に示した複数のバンプ１０と電極３〜６との接合を高精度に行ない得る。
図４は、本発明の第２の実施形態の電子部品に用いられる基板を示す平面図である。本実施形態では、基板２１上に、２個の電子部品素子が搭載される。そのため、一点鎖線で示す２個の矩形枠状の領域Ｂ１，Ｂ２内に、それぞれ、複数の電極３１〜３６及び複数の電極４１〜４６が形成されている。
そして、矩形枠状の領域Ｂ１の外側に、それぞれ、識別マーク３７，３７Ａ及び識別マーク４７，４７Ａが形成されている。
より具体的には、複数の電極３１〜３６を例に取ると、電極３１，３３，３４，３６が、矩形枠状の領域Ｂ１のコーナー部に位置している。そして、電極３２，３５が、矩形枠状の領域Ｂ１の長辺の中央に位置している。電極３１，３２間のピッチＰ０と、電極３２，３３間のピッチＰ０は等しくなっている。
これに対して、電極３１，３６間のピッチＰ１と、電極３６，４１間のピッチＰ２とが大きく異なっている。すなわち、基板２１の外周縁２１ｂでは、隣り合う電極間のピッチが異なっており、電極間ピッチの差が大きくなっている。識別マーク３７，４７は、この基板２１の外周縁のうち、隣り合う電極間ピッチの差が大きい側の外周縁２１ｂ側に設けられている。
同様に、識別マーク３７Ａ，４７Ａも、隣り合う電極間のピッチの差が大きい外周縁２１ｃ側に設けられている。
また、識別マーク３７，３７Ａ，４７，４７Ａは、第１の実施形態の識別マーク７と同様にＩ字状すなわち長方形状の形状を有する。この識別マーク３７，３７Ａ，４７，４７Ａの延びる方向は、外周縁２１ｂ，２１ｃと平行である。すなわち、電極３１，３６を第１及び第２の電極とした場合、識別マーク３７は、電極３１，３６の外周縁を結ぶ線の外側であって、該線に平行に延びるように形成されている。
本実施形態では、上記基板２１上に２個の電子部品素子が搭載されるように上記複数の電極３１〜３６及び複数の電極４１〜４６が設けられていることを除いては前述した図３の構造とほぼ同様とされている。
従って、本実施形態においても、個々の基板２１に上記識別マーク３７，３７Ａ，４７，４７Ａが設けられているため、２個の電子部品素子を高精度に搭載することができる。すなわち、電子部品素子の誤実装を確実に防止することができる。
また、本実施形態では、上記のように、複数の電極３１〜３６，４１〜４６が形成されているが、基板２１の外周縁のうち、上記電極間ピッチの差が大きい側の外周縁に平行に、長さ方向が延びるように識別マーク３７，３７Ａ，４７，４７Ａが設けられている。電極間ピッチの差が大きい側の外周縁に沿う方向においては、より高精度に電子部品素子を搭載する必要がある。本実施形態では、識別マーク３７，３７Ａ，４７，４７Ａが上記のように設けられているため、電極間ピッチの差が大きい側においても、電子部品素子を高精度にその位置を決定し、実装することができる。
図５（ａ）及び図５（ｂ）は、識別マークの他の形状例を説明するための基板の模式的平面図及び該識別マークの形状を説明するための電極構造を示す拡大平面図である。なお、図５（ａ）に示す基板１１０１の上面には、バンプが接合される複数の電極１１０２〜１１０５が設けられ、複数の電極の外側端縁を結ぶ線を含む外側にＬ字状の識別電極部として識別マークが配置される。ただし前述した第１及び第２の電極間には、識別マークは配置されていない。
もっとも、電極１１０２を例に取ると、電極１１０２は、四角形の電極に、Ｌ字状の識別電極部１１０２ａを電極と一体に連ねた形状を有する。図５（ｂ）に破線Ｆで示すように、上記識別電極部１１０２ａはＬ字状の形状とされている。
言い換えれば、識別マークは正方形の電極膜をその対角線方向にずらし重ね合わせた形状とされている。このような識別電極部１１０２ａを設けた場合には、コーナー部における電極１１０２の認識精度を高めることができる。識別電極部１１０２ａが備えられた第３の実施形態については後述の実験例において明らかにする。
なお、図６は、比較例１の基板の模式的平面図である。この比較例１の基板１２０１では、前述した第２の実施形態と同様に、２個の電子部品素子が搭載される。従って、一方の矩形枠状の領域内に複数の電極１２１１〜１２１６が設けられている。同様に、もう一つの矩形枠状の領域内に、複数の電極１２２１〜１２２６が設けられている。ここでは、基板１２０１のコーナー部に位置する電極１２１１，１２１３，１２２４，１２２６において、基板のコーナー部に向かって半円状の突出部１２１１ａ，１２１３ａ，１２２４ａ，１２２６ａが設けられている。このような半円状の突出部１２１１ａなどでは、前述したＬ字状の識別電極部１１０２ａが設けられている構造に比べ、コーナー部の電極位置の認識精度が低くなる。
次に、図６〜図１２に示す各基板を用いて電子部品実装位置を認識する実験を行なった。図７〜図１２に示す基板の構成は以下の通りである。図６の基板１２０１は前述した通りである。
図７に示す実施例１の基板５１は、コーナー部の電極３１Ａ，３３Ａ，４４Ａ，４６Ａにおいて、半円状の突出部が比較例１と同様に設けられていることを除いては、図４に示した第２の実施形態と同様である。すなわち、本発明による識別マーク３７，３７Ａ，４７，４７Ａを有するため、本発明の実施例に相当する。
図８に示す実施例２の基板６１では、コーナー部の電極３１Ｂ，３３Ｂ、４４Ｂ，４６Ｂが、図５に示したＬ字状の識別電極部１１０２ａを有することを除いては、基板１２０１と同様とされている。
図９に示す実施例３の基板７１は、コーナー部に位置する電極３１Ｂ，３３Ｂ，４４Ｂ，４６Ｂが、図５（ａ）及び図５（ｂ）に示したようなＬ字状の識別電極部が連ねられていることを除いては、第２の実施形態と同様である。従って、図９に示す実施例３の基板７１は、コーナー部の電極形状が図８に示す実施例１と相違する。
図１０に示す実施例４の基板８１では、図８に示す基板６１に加え、さらに、識別マーク７２，７２Ａ，７３，７３Ａが設けられている。言い換えれば、電極間ピッチが等しい側においても、識別マークが設けられている。その他の点については、図８に示した基板と同様である。
図１１に示す実施例５の基板９１では、識別マーク９２，９３が、２つの電子部品素子が基板の上面に並んで搭載される並んだ電子部品の領域間に設けられている。すなわち、２つの電子部品素子のそれぞれの機能部を囲む複数の電極の矩形枠状の領域の外周縁の外側であるが、隣り合う２つの矩形枠状の領域の外周縁間に位置するように、基板９１の中央に識別マーク９２，９３が設けられている。その他の形状については図７に示した基板と同様である。図１１に示す基板９１は、上記識別マーク９２，９３を有するため本発明の実施例に相当する。
図１２は、実施例６に相当する基板１０１の平面図である。基板１０１では、図１０に示した基板８１に対し、図１１に示した識別マーク９２，９３が加えられ、さらにコーナー部の電極３１Ｂ，３３Ｂ，４４Ｂ，４６Ｂには、矩形状の電極にＬ字状識別電極部を一体に連ねられている。
上記比較例１及び実施例１〜６の各基板を集合されている集合基板を用い、各基板部分への２つの電子部品素子の搭載位置の認識精度を評価した。より具体的には、先ず、各実施例及び比較例につき複数のサンプルを形成した基板を用意する。次に、比較基準となる個片分の基板の上面部を撮影した画像情報を記憶装置に保存する。さらに、各識別マークの画像の撮影位置を、サンプル毎に図６のＹ方向にピッチをずらさない個片分の基板の上面部を撮影した画像と、元の位置から１ピッチ分ずらして撮影した画像とを画像処理装置により画像の一致度を０〜９９の１００段階で数値化したスコア値を求める。なおスコア値が０の場合に一致度が低く、９９の場合に一致度が高いとした。この両者のスコア値の差分をさらに求め、このスコア値の差分で各識別マークの認識精度を比較した。評価に際しては、各サンプルの製造ばらつき及び測定ばらつきを考慮して、スコア差＝（ＡＶＥａ−４σａ）−（ＡＶＥｂ＋４σｂ）の値を用いた。このスコア差の値が正の場合が良好な認識精度であり、さらにスコア差の値が正で大きい程優れている。なおスコア差の値が負の場合はスコア差の値が０に近いほど認識精度が優れている。
多数の基板を上記のように観察した場合、その各スコア値の分布は、電極の製造及び測定ばらつきが要因と考えられが、正規分布に従うばらつきを有している。基板の上面に各実施例および比較例につき、基板上の１０５個のサンプルについて、元の位置と１ピッチ分ずらした上記スコア値を測定し、その相加平均値ＡＶＥと分散σを求めた。図１３に示すように、ＡＶＥａ−４σａと、Ｙ方向に電極１ピッチ分ずらしたＡＶＥｂ＋４σｂとの間の差すなわち上記スコア差が正であれば、Ｙ方向における電極の１ピッチ分の位置ずれの有無によるスコア値の差が大きくなる。従って、電子部品搭載に際しての電子部品搭載位置の認識度が高くなることを意味する。このスコア差の値が正の場合が良好であり、さらにスコア差の値が正で大きい程優れている。
上記比較例１（Ｃ１）及び実施例１〜６（ＥＸ１〜ＥＸ６）についてのスコア差を図１４に示す。図１４から明らかなように、実施例１〜６では、比較例１よりスコア差の値が増加し、電子部品実装位置の認識精度が高められている。すなわち、実施例１〜６では、本発明に従って、電子部品素子の機能回路部と干渉しない基板の外周縁側に設けられている識別マークが、比較例１に比べて電子部品実装位置の認識精度が高く、誤実装を効果的に抑制し得ることがわかる。
図１４の実験結果から明らかなように、実施例１〜６のいずれにおいても、比較例１に比べ、スコア差が増大し、電極パターン認識精度が改善されている。
特に、実施例３及び実施例６では、外周縁側に位置する識別マーク３７，３７Ａ，４７，４７Ａに加えて、コーナー部の電極にＬ字状識別電極部が設けられているため、スコア差が大きく、電子部品搭載位置の認識度を一層効果的に高め得ることができる。もっとも、実施例１及び実施例４においても、基板外周縁側に識別マーク３７，３７Ａ，４７，４７Ａが設けられているため、比較例１に比べて搭載位置の認識精度を高め得ることができる。
１…電子部品
２…基板
２ａ…上面
２ｂ，２ｃ…外周縁
３〜６…電極
７，７Ａ…識別マーク
８…電子部品素子
９…電子部品本体
９ａ…機能回路部
１０…バンプ
１１…封止樹脂層
１２…集合基板
２１…基板
２１ｂ，２１ｃ…外周縁
３１〜３６，４１〜４６…電極
３１Ａ，３３Ａ，４４Ａ，４６Ａ…電極
３１Ｂ，３３Ｂ，４４Ｂ，４６Ｂ…電極
３１ａ，３３ａ，４４ａ，４６ａ…識別電極部
３７，３７Ａ，４７，４７Ａ…識別マーク
５１，６１，７１…基板
７２，７２Ａ，７３，７３Ａ…識別マーク
９１，１０１…基板
９２，９３…識別マーク

Claims (13)

  1. 上面の矩形枠状の領域に複数の電極が設けられている基板と、
    前記基板の上面に実装されており、下面に機能回路部が構成されており、該機能回路部を囲む領域に複数のバンプが設けられている電子部品素子とを備え、
    前記電子部品素子の前記機能回路部が前記基板の上面と隙間を隔てられて位置するように、前記複数のバンプが前記基板の上面に設けられている前記複数の電極にフリップチップボンディング方式で接合されており、前記基板の上面に形成されている前記複数の電極のうち、前記矩形枠状の領域の一辺に沿うように配置された第１の電極と、前記第１の電極と該一辺において隣り合う第２の電極との間であって、前記第１の電極及び前記第２の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に設けられている識別マークをさらに備え、
    前記複数の電極が、前記矩形枠状の領域の４つのコーナー部に設けられている４つの電極を有し、該４つの電極のうち少なくとも１つの電極が矩形の形状を有し、
    前記コーナー部に設けられた前記複数の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に位置し、
    前記少なくとも１つの電極の前記基板外側に位置する２辺に連なるようにＬ字状識別電極部が形成されている、電子部品。
  2. 前記識別マークがＩ字状の形状を有し、前記第１の電極及び第２の電極の外側端縁同士を結ぶ直線と平行に延びている、請求項１に記載の電子部品。
  3. 前記識別マークが、前記基板の外周縁に沿うように設けられている、請求項１または２に記載の電子部品。
  4. 前記識別マークが、前記第１の電極及び第２の電極の外側端縁同士を結ぶ直線と前記基板の外周縁に沿って所定の距離で離れた境界線との間の領域に配置されている、請求項１または２に記載の電子部品。
  5. 平面視した際に、前記識別マークに前記電子部品素子が重ならないように前記識別マークが配置されている、請求項１〜４のいずれか１項に記載の電子部品。
  6. 前記矩形枠状の領域が前記複数の電極が設けられている第１，第２の矩形枠状の領域を有し、前記第１，第２の矩形枠状の領域が第１〜第４の辺を有し、前記第１の矩形枠状の領域の前記第１の辺に形成されている前記複数の電極と前記第２の矩形枠状の領域の前記第１の辺に形成されている前記複数の電極とが同一の直線上に位置しており、前記第１，第２の矩形枠状の領域における前記同一の直線上に形成されている前記複数の電極間のピッチの差と前記第１，第２の矩形枠状の領域の第２の辺における前記複数の電極間のピッチの差とが異なっており、前記複数の電極間のピッチの差が大きい辺の外側に前記識別マークが設けられている、請求項１〜５のいずれか１項に記載の電子部品。
  7. 前記電極間のピッチの差が大きい辺の外側であって、前記電極間のピッチが相対的に大きい前記電極間の外側に前記識別マークが配置されている、請求項６に記載の電子部品。
  8. 前記電子部品素子として、第１の電子部品素子と第２の電子部品素子とが前記基板に搭載されており、前記第１，第２の矩形枠状の領域が、前記第１の電子部品素子と前記第２の電子部品素子とが搭載される領域を囲んでいる、請求項６に記載の電子部品。
  9. 上面の矩形枠状の領域に複数の電極が設けられている基板と、
    前記基板の上面に実装されており、下面に機能回路部が構成されており、該機能回路部を囲む領域に複数のバンプが設けられている電子部品素子とを備え、
    前記電子部品素子の前記機能回路部が前記基板の上面と隙間を隔てられて位置するように、前記複数のバンプが前記基板の上面に設けられている前記複数の電極にフリップチップボンディング方式で接合されており、前記複数の電極が、前記矩形枠状の領域の４つのコーナー部に設けられている４つの電極を有し、該４つの電極のうち少なくとも１つの電極が矩形の形状を有し、
    前記コーナー部に設けられた前記複数の電極の外側端縁同士を結ぶ直線上または該直線よりも外側に位置し、
    前記少なくとも１つの電極の前記基板外周縁側に位置する２辺に連なるようにＬ字状識別電極部が形成されている、電子部品。
  10. 請求項１〜８のいずれかに記載の電子部品の製造に用いられる集合基板であって、集合基板の各電子部品に個片化される各基板部の上面に、前記複数の電極、前記識別マーク及び前記Ｌ字状識別電極部が形成されている、集合基板。
  11. 請求項９に記載の電子部品の製造に用いられる集合基板であって、集合基板の各電子部品に個片化される各基板部の上面に、前記複数の電極及び前記Ｌ字状識別電極部が形成されている、集合基板。
  12. 請求項１〜８のいずれかに記載の電子部品の製造方法であって、
    個々の前記電子部品が構成される基板部を集合してなり、上面に前記各基板部に応じた前記複数の電極が形成されている集合基板を用意する工程と、
    前記個々の電子部品に応じて前記各基板部に前記識別マーク又は前記Ｌ字状識別電極部の内の少なくとも一方を利用して複数の電子部品素子を位置決めし、実装する工程と、
    前記複数の電子部品素子を実装する前または実装後に、前記集合基板を前記複数の基板部からなる複数の基板に切断する工程とを備える、電子部品の製造方法。
  13. 請求項９に記載の電子部品の製造方法であって、
    個々の前記電子部品が構成される基板部を集合してなり、上面に前記各基板部に応じた前記複数の電極が形成されている集合基板を用意する工程と、
    前記個々の電子部品に応じて前記各基板部に前記Ｌ字状識別電極部を利用して複数の電子部品素子を位置決めし、実装する工程と、
    前記複数の電子部品素子を実装する前または実装後に、前記集合基板を前記複数の基板部からなる複数の基板に切断する工程とを備える、電子部品の製造方法。
JP2013541113A 2011-10-31 2012-09-24 電子部品、集合基板及び電子部品の製造方法 Active JP5585737B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013541113A JP5585737B2 (ja) 2011-10-31 2012-09-24 電子部品、集合基板及び電子部品の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011238881 2011-10-31
JP2011238881 2011-10-31
JP2013541113A JP5585737B2 (ja) 2011-10-31 2012-09-24 電子部品、集合基板及び電子部品の製造方法
PCT/JP2012/074374 WO2013065420A1 (ja) 2011-10-31 2012-09-24 電子部品、集合基板及び電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP5585737B2 true JP5585737B2 (ja) 2014-09-10
JPWO2013065420A1 JPWO2013065420A1 (ja) 2015-04-02

Family

ID=48191778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013541113A Active JP5585737B2 (ja) 2011-10-31 2012-09-24 電子部品、集合基板及び電子部品の製造方法

Country Status (5)

Country Link
US (1) US9368464B2 (ja)
JP (1) JP5585737B2 (ja)
KR (1) KR101594817B1 (ja)
CN (1) CN103918071B (ja)
WO (1) WO2013065420A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016001237T5 (de) * 2015-03-16 2017-12-14 Murata Manufacturing Co., Ltd. Vorrichtung für elastische Wellen und Verfahren zu Ihrer Herstellung
JP6352844B2 (ja) * 2015-03-25 2018-07-04 京セラ株式会社 多数個取り回路配線基板および弾性表面波装置
JP6500700B2 (ja) * 2015-08-26 2019-04-17 株式会社村田製作所 抵抗素子用の集合基板
BE1023850B1 (nl) * 2016-06-29 2017-08-14 C-Mac Electromag Bvba Verbeterde elektronische schakeling en substraat met identificatiepatroon voor afzonderlijke elektronische schakelingen en werkwijze voor het produceren daarvan
CN107613630A (zh) * 2017-08-30 2018-01-19 景旺电子科技(龙川)有限公司 一种预防混板的方法
JP7101512B2 (ja) * 2018-03-28 2022-07-15 Fdk株式会社 回路基板及びその製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57173952A (en) * 1981-04-20 1982-10-26 Hitachi Ltd Positioning method of semiconductor chip
JPH02134857A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd 半導体装置
JPH0577938U (ja) * 1991-02-28 1993-10-22 新電元工業株式会社 半導体装置
JPH11274357A (ja) * 1998-03-20 1999-10-08 Sony Corp 電子部品の分割方法および分割装置
JP2000124261A (ja) * 1998-10-14 2000-04-28 Fuji Photo Film Co Ltd 配線基板
JP2000307221A (ja) * 1999-04-26 2000-11-02 Sony Corp 電子部品の電気接続方法
JP2002204057A (ja) * 2001-01-05 2002-07-19 Ibiden Co Ltd 多層プリント配線板の製造方法および多層プリント配線板
JP2004079905A (ja) * 2002-08-21 2004-03-11 Sony Corp 半導体装置及びその製造方法
JP2004214255A (ja) * 2002-12-27 2004-07-29 Casio Comput Co Ltd 電子部品の接続構造

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544895B2 (ja) 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4068635B2 (ja) * 2005-09-30 2008-03-26 松下電器産業株式会社 配線基板
JP4367524B2 (ja) * 2007-05-22 2009-11-18 パナソニック株式会社 電子部品実装システムおよび電子部品実装方法
JP5234071B2 (ja) * 2010-09-03 2013-07-10 株式会社村田製作所 Ｒｆｉｃモジュール
US8779556B2 (en) * 2011-05-27 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure designs and methods for integrated circuit alignment
US8963340B2 (en) * 2011-09-13 2015-02-24 International Business Machines Corporation No flow underfill or wafer level underfill and solder columns
CN103091971B (zh) * 2011-10-27 2014-07-23 中芯国际集成电路制造(北京)有限公司 掩模板及其制造方法、以及监测掩模板雾状污染的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57173952A (en) * 1981-04-20 1982-10-26 Hitachi Ltd Positioning method of semiconductor chip
JPH02134857A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd 半導体装置
JPH0577938U (ja) * 1991-02-28 1993-10-22 新電元工業株式会社 半導体装置
JPH11274357A (ja) * 1998-03-20 1999-10-08 Sony Corp 電子部品の分割方法および分割装置
JP2000124261A (ja) * 1998-10-14 2000-04-28 Fuji Photo Film Co Ltd 配線基板
JP2000307221A (ja) * 1999-04-26 2000-11-02 Sony Corp 電子部品の電気接続方法
JP2002204057A (ja) * 2001-01-05 2002-07-19 Ibiden Co Ltd 多層プリント配線板の製造方法および多層プリント配線板
JP2004079905A (ja) * 2002-08-21 2004-03-11 Sony Corp 半導体装置及びその製造方法
JP2004214255A (ja) * 2002-12-27 2004-07-29 Casio Comput Co Ltd 電子部品の接続構造

Also Published As

Publication number Publication date
US9368464B2 (en) 2016-06-14
CN103918071B (zh) 2016-09-21
KR101594817B1 (ko) 2016-02-17
CN103918071A (zh) 2014-07-09
WO2013065420A1 (ja) 2013-05-10
JPWO2013065420A1 (ja) 2015-04-02
KR20140070651A (ko) 2014-06-10
US20140217581A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
JP5585737B2 (ja) 電子部品、集合基板及び電子部品の製造方法
JP5790682B2 (ja) モジュールおよびその製造方法
US20140003017A1 (en) Electronic component and manufacturing method therefor
JP2009206183A (ja) 電子部品及びその製造方法
JP2011147054A (ja) 電子装置、および、電子装置の製造方法
KR100885351B1 (ko) 탄성 표면파 장치
US7876168B2 (en) Piezoelectric oscillator and method for manufacturing the same
JP5262347B2 (ja) ベース集合体およびベース集合体を用いた圧電デバイスの製造方法
JP2007243536A (ja) 圧電デバイス及びその製造方法
KR101138469B1 (ko) 칩 마운트용 기판
JP6698435B2 (ja) 電子部品収納用パッケージおよび電子装置
JP2014116368A (ja) 電子部品モジュールおよびその製造方法
JP2018186173A (ja) 電子素子実装用基板、電子装置および電子モジュール
JP7391494B2 (ja) 電子素子実装用母基板、電子素子実装用基板、および電子装置
JP6725333B2 (ja) 多数個取り配線基板および配線基板
JP5546363B2 (ja) 半導体装置および半導体装置の製造方法
CN114026785A (zh) 电子部件收纳用封装件、电子装置以及电子模块
JP2013055244A (ja) 電子部品及びその製造方法
JP6194804B2 (ja) モールドパッケージ
JP2012028432A (ja) 電子部品
JP5526735B2 (ja) 電子部品及びその製造方法
JP6257150B2 (ja) 電子部品パッケージ及び電子部品パッケージの製造方法
JP5468327B2 (ja) 圧電デバイス
JP5188039B2 (ja) 半導体装置及び半導体構成体並びにそれらの製造方法
JP2011171696A (ja) 電子装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140624

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140707

R150 Certificate of patent or registration of utility model

Ref document number: 5585737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150