JP2004079905A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004079905A JP2004079905A JP2002240819A JP2002240819A JP2004079905A JP 2004079905 A JP2004079905 A JP 2004079905A JP 2002240819 A JP2002240819 A JP 2002240819A JP 2002240819 A JP2002240819 A JP 2002240819A JP 2004079905 A JP2004079905 A JP 2004079905A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- wiring
- semiconductor device
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】システム・オン・チップ化によるコスト増大及びマスクタイプの増加によるコスト増大を回避して、種類の相互に異なる多数の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置を提供する。
【解決手段】本半導体装置１０は、配線基板１３を介して相互に接続された複数個の半導体素子６２、６４からなる半導体装置である。半導体素子は、素子内配線に接続され、基板に平行な面に規則的な配置で設けられた接続パッドと、接続パッド上に形成されたハンダバンプと、アライメントマークとを備える。配線基板は、透明基板上の絶縁膜内に設けられた配線と、配線に接続され、半導体素子の接続パッドと同じ配置で基板に平行な面に設けられた接続パッドと、接続パッド上に設けられたハンダバンプと、アライメントマークとを備える。各半導体素子は、アライメントマーク同士の位置合わせによって配線基板上に位置決めされ、素子及び基板のハンダバンプを接合させることにより、相互に電気的に接続されている。
【選択図】 図９
【解決手段】本半導体装置１０は、配線基板１３を介して相互に接続された複数個の半導体素子６２、６４からなる半導体装置である。半導体素子は、素子内配線に接続され、基板に平行な面に規則的な配置で設けられた接続パッドと、接続パッド上に形成されたハンダバンプと、アライメントマークとを備える。配線基板は、透明基板上の絶縁膜内に設けられた配線と、配線に接続され、半導体素子の接続パッドと同じ配置で基板に平行な面に設けられた接続パッドと、接続パッド上に設けられたハンダバンプと、アライメントマークとを備える。各半導体素子は、アライメントマーク同士の位置合わせによって配線基板上に位置決めされ、素子及び基板のハンダバンプを接合させることにより、相互に電気的に接続されている。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、システム・オン・チップ化によるコスト増大、及びマスクタイプの増加によるコスト増大を回避して、同種又は異種の多数個の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造技術、特に微細加工技術の進歩に伴い、集積回路を構成するトランジスタ等のデバイスは年々微細化する一方で、集積回路は、益々、その多機能化及び高性能化が要求され、それに応じて、集積回路に搭載される半導体素子は、その数が増加し、その種類が多様化している。
集積回路に搭載される半導体素子数の増加及び半導体素子の多様化に伴い、必然的に、半導体素子の製造は、多品種少量生産に対応することが要求されるようになっている。
【０００３】
その一方で、マスクパターンの微細化及びパターニングの高精度化の要求から、リソグラフィー技術で使用するマスクも微細化し、その結果、マスクコストの増大が深刻な問題になりつつある。
半導体素子の製造では、半導体素子の仕様に対応するマスクを都度作製しなければならないので、半導体素子の多品種少量生産では、半導体素子チップのコストの殆どをマスクコストが占めるようなことになる。その結果、マスクコストに見合う高価なチップセットしか供給できなくなってしまう。
【０００４】
また、システムＬＳＩを作製する場合には、例えばロジック回路、ＤＲＡＭ、ＦｅＲＡＭ、フラッシュメモリ、アナログ回路などを１つのチップに形成しなければならないものの、製造工程が相互に異なるこれらの各種デバイスを同一工程で形成することは、技術的に極めて困難であるといえる。
【０００５】
そこで、従来、上述の技術的な困難を回避するために、複数個のチップ状の半導体素子を大型のパッケージ内で組み合わせ、多数個の半導体素子を組み込んだＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ； マルチチップモジュール）が開発されている。
また、このＭＣＭの一つとして、ＨＤＩ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔ；高密度相互接続）方式がＧＥ（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ；ゼネラルエレクトリック）社から提案されている（”Ａ ３６−ｃｈｉｐ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ ｍａｄｅ ｗｉｔｈ ｔｈｅ Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ ｍａｇａｚｉｎｅ，１９９１参照）。
【０００６】
ところで、従来のＭＣＭでは、チップ実装の位置合わせ精度が充分ではないために、１００〜２００μｍ角の大きな接続パッドを介して各チップをＩ／Ｏ（入力／出力）部に接続しなければならなった。このため、接続パッドを駆動するための特殊なトランジスタや、接続パッドのチャージアップからＬＳＩを守るための保護回路など、余分な機構をチップ内に配置しなければならず、チップ面積の増大を招いてしまっていた。
また、複数のチップ間を接続するデータ線の本数も接続パッドの数によって制限される。従って、パッドサイズを縮小して、接続パッドの数を増加させることが、素子間のデータのやり取りを高速化させるために、極めて重要な課題となっている。
【０００７】
パッドサイズの縮小のためには、ハンダボールのサイズを縮小することが必須の条件となる。そこで、図１２（ａ）に示すように、ハンダボールを小さくすると共にハンダボールを小さくしたことによる接着性の低下を補うために、アンダーフィル（樹脂接着剤）を用いてチップと基板との接着を補強する方法が提案されている。
図１２（ａ）では、チップ状の半導体素子９０を実装基板９２上に実装する際に、半導体素子９０上の銅パッド９４と、実装基板９２上の銅パッド９６とをハンダボール９８により接合し、かつ半導体素子９０と実装基板９２との間に樹脂接着剤１００が充填されている。
さらに、特開２００１−２８３６３７号公報にに示されたようなＮｉ等の比較的硬質なバンプと異方性導電接着フィルムを用いたフリップチップの接続法も提案されている。
前掲公報に示す方法では、図１２（ｂ）に示すように、上述の樹脂接着剤１００に代えて、導電粒子１０２を分散させた樹脂接着剤１０４を使用することにより、バンプ高さを１０〜２０μｍ程度まで小さくすることが可能であるとしている。
【０００８】
【発明が解決しようとする課題】
しかし、図１２（ａ）に示す方法では、樹脂接着剤１００を充填するためのギャップが半導体素子９０と実装基板９２との間に必要となる。そのためには、ハンダボール９８の高さを高くすることが必要になり、例えばハンダボール９８の高さ、つまり直径は５０〜２００μｍにもなる。これでは、ハンダボールの微小化することが難しい。
また、図１２（ｂ）に示す方法でも、バンプ高さの差による圧力差を導電と絶縁の区別に用いているため、バンプ高さの縮小が接合不良を発生させる原因となるおそれがある。従って、バンプサイズを縮小するには限界がある。
このように、従来のシステム・オン・チップ化の方法では、高密度での混載及び微細化が難しかった。
【０００９】
そこで、本発明の目的は、システム・オン・チップ化によるコスト増大及びマスクタイプの増加によるコスト増大を回避して、種類の相互に異なる多数の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置、及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置であって、
各半導体素子は、半導体基板上の素子内配線に電気的に接続され、半導体基板に平行な面に規則的な配置で設けられた素子接続パッドと、素子接続パッド上に選択メッキ法により形成された素子ハンダバンプと、表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備え、
配線基板は、基板上に形成された絶縁膜又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で基板と平行な面に設けられた基板接続パッドと、基板接続パッド上に選択メッキ法により形成された基板ハンダバンプと、表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備え、
各半導体素子は、素子アライメントマークと基板アライメントマークとの位置合わせによって配線基板に位置決めされ、かつ各半導体素子は、素子ハンダバンプと基板ハンダバンプとを接合することにより、相互に電気的に接続されていることを特徴としている。
【００１１】
本発明の好適な実施態様では、素子ハンダバンプ及び基板ハンダバンプの下部が、それぞれ、熱硬化性樹脂に埋め込まれている。これにより、接合の際のハンダバンプ同士の接触を防止することができる。
また、素子ハンダバンプ及び基板ハンダバンプが、それぞれ、錫を含むハンダ合金により形成されている。これにより、ハンダバンプの形成が容易になる。
更には、本発明の半導体装置では、以上の要件を備えることにより、素子接続パッド及び基板接続パッドの差し渡し寸法を１μｍ以上５０μｍ以下にすることができる。
【００１２】
本発明に係る半導体装置の製造方法は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置の製造方法であって、
半導体装置を構成する半導体素子を作製する工程と、
半導体素子を接続させる配線基板を作製する工程と
を有し、 半導体素子を作製する工程では、半導体基板上の素子内配線に電気的に接続された素子接続パッドを半導体基板に平行な面に規則的な配置で形成し、かつ表面近傍に半導体素子の位置合わせ用の素子アライメントマークを形成し、次いで素子接続パッド上に選択メッキ法によりハンダ合金からなる素子ハンダバンプを形成し、
配線基板を作製する工程では、基板上に形成された絶縁膜、又は絶縁膜積層構造内に配線を、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で基板に平行な面に基板接続パッドを、及び表面近傍に配線基板の位置合わせ用の基板アライメントマークを形成し、次いで基板接続パッド上に選択メッキ法によりハンダ合金からなる基板ハンダバンプを形成し、
次いで、素子アライメントマークと基板アライメントマークとを位置合わせして、半導体素子を配線基板上に位置決めする工程と、
位置決めした半導体素子の素子ハンダバンプと配線基板の基板ハンダバンプとを接合する工程と
を備えていることを特徴としている。
【００１３】
本発明方法の好適な実施態様では、半導体素子を作製する工程及び配線基板を作製する工程では、それぞれ、接続パッド上にハンダバンプを形成した後、ハンダバンプを覆うように熱硬化性樹脂層を成膜し、次いで熱硬化性樹脂層をケミカル・メカニカル研磨法により研磨して、ハンダバンプを露出させるステップを有する。
これにより、ハンダバンプの下部を覆う熱硬化性樹脂層を容易に形成することができる。
【００１４】
本発明方法では、素子接続パッドと基板接続パッドとを同じ配置、つまり同じ配列で、同じピッチで配置することにより、配線基板上に半導体素子を容易に位置決めでき、かつ高密度で配置することができる。
通常のフリップチップ実装に代えて、半導体素子間の接続を配線基板の配線を介して行うことにより、パッドサイズを縮小し、かつ半導体素子間を結ぶデータ線を所望通り確保することができる。特に、半導体装置の製造で使用する露光技術を用いて形成した多層配線構造の基板を配線基板として用いることにより、半導体素子の高密度配置を実現することができる。
【００１５】
【発明の実施の形態】
以下に、添付図面を参照して、実施形態例に基づいて本発明をより詳細に説明する。
半導体装置及びその製造方法の実施形態例１
本実施形態例は、本発明に係る半導体装置及びその製造方法の実施形態の一例である。
本実施形態例の半導体装置１０は、図９に示すように、ＤＲＡＭ及びロジック回路／ＳＲＡＭからなる半導体素子１２と、半導体素子１２同士を接続させて一つの半導体装置として機能させる配線基板１３とから構成されている。
【００１６】
（Ａ）半導体素子の構成と作製方法
先ず、図１から図３を参照して、半導体素子１０の構成と作製方法を説明する。図１（ａ）及び（ｂ）と図２（ｃ）及び（ｄ）は、それぞれ、半導体素子の作製工程を説明する断面図、並びに、図３（ａ）から（ｃ）は、それぞれ、半導体素子を形成したウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマークとパッドを示す平面図である。
半導体素子１２は、多くの用途に汎用的に使用できる素子単位として設計され、通常の半導体素子の作製工程によって作製された所定の素子構造を備える、チップ状の半導体素子である。勿論、特定用途のために作製された半導体素子であっても良い。
また、半導体素子１２は、図３（ａ）に示すように、多数個の半導体素子を形成したウエハからダイシングして得た一つのチップであって、あらゆるＳｉデバイスや化合物半導体素子を含み、集積回路を形成し得るチップである限り、その種類を問わない。
【００１７】
半導体素子１２は、図２（ｄ）に示すように、所定の素子構造を備える半導体基板１４と、半導体素子として機能するために必要な素子内配線として第１絶縁膜１５内に形成されたＣｕ埋め込み配線１６と、配線１６上に設けられた第２絶縁膜１８を貫通し、配線１６に接続する接続プラグ２０とを備えている。
【００１８】
更に、半導体素子１２は、外部入出力線（電源線、接地線、信号線等）に接続する引き出し線を引き出すパッドとして、接続孔プラグ２０に接続する素子接続パッド（以下、単にパッドと言うこともある）２２を、位置合わせ用のマークとして素子アライメントマーク２４（以下、アライメントマーク２４と言う）を備えている。
更に、パッド２２の上面を露出させてパッド２２を埋め込み、かつアライメントマーク２４を覆うようにして埋め込む、第３絶縁膜２６が、第２絶縁膜１８上に成膜されている。
【００１９】
パッド２２は、図３（ｃ）に示すように、例えば一辺の長さが２０μｍの正方形であって、８０μｍのパッド間隔（中心間隔）で、碁盤の目の交点、或いは格子状交点に配置されている。このような寸法のパッド２２をこのようなパッド間隔で碁盤の目状に配置すれば、５ｍｍのチップであっても、最大５００×５００＝２５００００個のパッドを配置することが可能である。
アライメントマーク２４は、図３（ｂ）及び（ｃ）に示すように、十字マークであって、パッド２２と重ならないようにして、半導体素子１２の４隅と中央の５箇所に形成されていて、後述する配線基板１３のアライメントマーク４４の間隔の整数倍になるように配置されている。換言すれば、アライメントマーク２４の間隔が配線基板１３のアライメントマーク４４の間隔の整数倍になるように半導体素子１２のチップ寸法が規定される。
パッド２２は、パッド２２と同層の配線層（図示せず）の形成と同時に形成され、アライメントマーク２４は、パッド２２と同時に形成された配線層の一部が利用されている。
【００２０】
また、図１（ｂ）に示すように、パッド２２上には、メッキ技術を用いて形成された厚さ（ｔ１ ）が０．１μｍのニッケルバリアメタル層２８、及び厚さ（ｔ２ ）が０． ５μｍ以上５μｍ以下のハンダ合金層３０が設けてある。
ハンダ合金層３０は、スズ９６％、銀３％、その他１％からなるハンダ合金層であって、上部が凸状になって、第３絶縁膜２６上に成膜されている熱硬化性樹脂層３２から突出している。合金層３０は、融点が１５０℃以上２００℃以下の低融点金属である。
【００２１】
半導体素子１２を作製するには、先ず、図１（ａ）に示すように、半導体基板１４内にＤＲＡＭ或いはロジック回路等の所定の素子構造を形成し、次いで第１絶縁膜１５を成膜し、続いて例えばダマシン配線法により第１絶縁膜１５内にＣｕ埋め込み配線１６を形成する。
次いで、第２絶縁膜１８をＣｕ埋め込み配線１６上に成膜し、続いて従来のリソグラフィ技術を使って、Ｃｕ埋め込み配線１６に連通するコンタクトホールを第２絶縁膜１８に貫通させ、導電性金属を埋め込んで接続プラグ２０を形成する。
次に、接続プラグ２０と接続するパッド２２及びパッド２２と同層の配線層（図示せず）を形成する。同時に、パッド２２と共に形成した配線層の一部を分離してアライメントマーク２４とする。続いて第３絶縁膜２６を成膜して平坦化し、アライメントマーク２４を埋め込んだ状態に維持し、かつパッド２２を露出させる。
【００２２】
次いで、図１（ｂ）に示すように、例えば特開２００１−１８５５７２号公報に記載された無電解メッキ法や、電解メッキ法などの既存のメッキ技術を用いて、パッド２２上に厚さ（ｔ１ ）が０．１μｍのニッケルバリアメタル層２８を選択成長させる。
続いて、無電解又は電解メッキ技術を用いてスズ９６％、銀３％、その他１％からなる厚さ（ｔ２ ）が０．５μｍ〜５μｍのハンダ合金層３０をニッケルバリアメタル層２８上に選択的に形成する。
【００２３】
次に、図２（ｃ）に示すように、ハンダ合金層３０を形成した積層構造の表面に、熱硬化性樹脂をスピンコートして熱硬化性樹脂層３２を成膜する。
熱硬化性樹脂として、例えばエポキシ樹脂（油化シェルエポキシ（株）製の商品名エピコート１００９）と潜在性硬化剤（旭化成（株）製の商品名ＨＸ３７２１）とを混合した接着剤をトルエン等の溶媒に溶解させた液状混合物を使用する。熱硬化性樹脂層３２の厚さは、選択メッキしたハンダ合金層３０の高さとほぼ同程度すなわち０．５〜５μｍ程度にすることが望ましい。
【００２４】
１２０℃程度で熱硬化性樹脂層３２をベーキングして、塗布した熱硬化性樹脂層３２中の溶媒を揮発させた後、不織布を用いたケミカル・メカニカル研磨法により、図２（ｄ）に示すように、熱硬化性樹脂層３２を研磨して平坦化し、ハンダ合金層３０を露出させる。
次いで、ウエハ上に形成した半導体素子１２を所望の大きさのチップにダイシング等により、図３（ａ）に示すように、分割する。
実施形態例１の半導体装置１０では、異なるウエハ、異なるパターンから得られた複数個の異なる種類のチップ状の半導体素子を組み合わせて実装することになる。
【００２５】
（Ｂ）配線基板の構成と作製方法
次に、図４から図６を参照して、配線基板の構成と作製方法とを説明する。図４（ａ）及び（ｂ）と図５（ｃ）及び（ｄ）は、それぞれ、配線基板の作製工程を説明する断面図、並びに図６（ａ）から（ｃ）は、それぞれ、配線基板を形成した大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマークとパッドを示す平面図である。
多数個の半導体素子１２をマウントさせる配線基板１３は、図５（ｄ）に示すように、液晶パネル等に用いられている耐熱ガラスからなる基板３２と、基板３２上に成膜された低誘電率膜やプラズマＣＶＤＳｉＯ２ 膜等からなる第１絶縁膜３４と、第１絶縁膜３４内に埋め込み形成されたＣｕ埋め込み配線３６と、Ｃｕ埋め込み配線３６上に設けられた第２絶縁膜３８を貫通し、Ｃｕ埋め込み配線３６に接続する接続プラグ４０とを備えている。
Ｃｕ埋め込み配線３６は、半導体素子１２上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計されたものである。また、半導体素子１２を高密度で配置するためには、配線基板１３に多層構造の配線を設けることが望ましい。
【００２６】
更に、配線基板１３は、接続孔プラグ４０に接続する基板接続パッド４２（以下、簡単にパッド４２と言うこともある）と、位置合わせ用のマークとして基板アライメントマーク４４（以下、アライメントマーク４４と言うことがある）とを備えている。
更に、配線基板１３は、第２絶縁膜３８上に成膜され、パッド４２の上面を露出させてパッド４２を埋め込み、かつアライメントマーク４４を覆うようにして埋め込む第３絶縁膜４６を有する。
パッド４２は、それぞれ、半導体素子１２に形成されたパッド２２と同じ形状、寸法、かつ同じ間隔で配置されている。設計データ上は、パッド４２のアドレスが信号線の接続位置を示すことになる。
アライメントマーク４４は、図６（ｂ）及び（ｃ）に示すように、半導体素子１２のアライメントマーク２４と同じ形状、同じ寸法であって、パッド４２の寸法の整数倍に合わせた全てのチップサイズに対応できるように、パッド４２と同じ間隔で配置されている。
【００２７】
また、パッド４２上には、メッキ技術を用いて形成された厚さ（ｔ３ ）が０．１μｍのニッケルバリアメタル層４８、及び厚さ（ｔ４ ）が０． ５μｍ以上５μｍ以下のハンダ合金層５０が設けてある。
ハンダ合金層５０は、スズ９６％、銀３％、その他１％からなるハンダ合金層であって、上部が凸状になって、第３絶縁膜４６上に成膜されている熱硬化性樹脂層５２から突出している。合金層５０は、融点が１５０℃以上２００℃以下の低融点金属である。
【００２８】
配線基板１３を作製するには、先ず、図４（ａ）に示すように、耐熱性ガラスからなる基板３２上に、ＣＶＤ法等によって低誘電率膜或いはＳｉＯ２ 膜からなる第１絶縁膜３４を成膜し、続いて例えばダマシン配線法により第１絶縁膜３４内にＣｕ埋め込み配線３６を形成する。Ｃｕ埋め込み配線３６を形成する際には、半導体素子１２上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計したデータに従って形成する。
次いで、第２絶縁膜３８をＣｕ埋め込み配線３６上に成膜し、続いて従来のリソグラフィ技術を使って、Ｃｕ埋め込み配線３６に連通するコンタクトホールを第２絶縁膜３８に貫通させ、導電性金属を埋め込んで接続プラグ４０を形成する。
次に、接続プラグ４０と接続するパッド４２及びパッド４２と同層の配線層（図示せず）を形成する。同時に、パッド４２と共に形成した配線層の一部を分離してアライメントマーク４４とする。
【００２９】
次いで、図４（ｂ）に示すように、例えば特開２００１−１８５５７２号公報に記載された無電解メッキ法や、電解メッキ法などの既存のメッキ技術を用いて、パッド４２上に厚さ（ｔ３ ）が０．１μｍのニッケルバリアメタル層４８を選択成長させる。
続いて、無電解又は電解メッキ技術を用いてスズ９６％、銀３％、その他１％からなるハンダ合金層５０をニッケルバリアメタル層４８上に選択的に形成する。
【００３０】
次に、図５（ｃ）に示すように、ハンダ合金層５０を形成した積層構造の表面に、半導体素子１０の作製の際と同様にして、熱硬化性樹脂をスピンコートして熱硬化性樹脂層５２を成膜する。
１２０℃程度で熱硬化性樹脂層５２をベーキングして、塗布した熱硬化性樹脂層５２中の溶媒を揮発させた後、不織布を用いたケミカル・メカニカル研磨法により、図５（ｄ）に示すように、熱硬化性樹脂層３２を研磨して平坦化し、ハンダ合金層５０を露出させる。
次いで、図６（ａ）に示すように、大きなガラス基板上に形成した配線基板１３を所望の大きさにダイシング等により分割する。
【００３１】
（Ｃ）チップ実装機の構成と使用方法
次に、図７及び図８を参照して、チップ実装機の構成と使用方法を説明する。図７はチップ実装機の構成を示す模式図であり、図８はチップ実装機を用いて実施形態例１の半導体装置を製造する際の手順を示すフローチャートである。
チップ実装機５４は、本発明の原理を用いたチップ実装機であって、図７に示すように、配線基板１３を支持して、Ｘ方向及びＹ方向に自在に移動する円盤状のＸＹステージ５５と、半導体素子１２をロードするヒータ付きフォルダ５６と、配線基板１３と素子チップ１０のアライメントマークの検出を行う光学顕微鏡付きＣＣＤカメラ５７と、フォルダ５６に半導体素子１２を供給するベルト式供給装置５８とを備えている。
【００３２】
図８を参照して、上述のチップ実装機５４を用いて本実施形態例の半導体装置を製造する方法を説明する。
先ず、ステップＳ１ で、半導体素子１２を実装すべき配線基板１３上の位置座標を予めチップ実装機５４に記憶させておく。
ステップＳ２ で、フォルダ５６により半導体素子１２をロードする。
ステップＳ３ で、ＣＣＤカメラ５７を用いて半導体素子１２の素子アライメントマークを検出し、高さ、傾き（チルト、Ｔｉｌｔ）、回転（Ｒｏｔａｔｉｏｎ）等を測定して補正を行い、配線基板１３に接触する直上の位置で静止させる。
ステップＳ４ で、ＸＹステージ５５上で配線基板１３の高さ調節を事前に行ったのち、入力された座標を基に半導体素子１２をマウントする位置まで配線基板１３を移動する。
両者を所定の場所に移動させた後、ステップＳ５ で、半導体素子１２のアライメントマーク１８を自動検出する。
【００３３】
ステップＳ６ で、配線基板１３上のアライメントマークと位置合わせする。
両者のアライメントマークの位置が完全に一致した後、ステップＳ７ で、半導体素子１２を配線基板１３に押しつけて加熱し、ハンダバンプ同士を圧着する。なお、接着の前に熱可塑性樹脂を塗布して密着性を向上させても良い。
接着が完了した時点で、ステップＳ８ で、次の半導体素子をロードするために、ステップＳ２ に戻る。
【００３４】
半導体装置
実施形態例１の半導体装置１０は、図９（ａ）及び（ｂ）に示すように、ＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１２とし、配線基板１３を介してＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを相互に接続してモジュール化してなる画像処理用デバイスであって、ＤＲＡＭとロジック回路を１万６０００本のデータ線で結ぶことによって画像転送速度を飛躍的に向上させた例である。図９（ａ）及び（ｂ）は、それぞれ、半導体装置６０の構成を示す概念的断面図、及び概念的接続図である。
従来のＤＲＡＭとロジック回路の混載プロセスと本実施形態例の半導体装置１０とを比較すると、本実施形態例では、それぞれのチップを別々のウエハ上に形成できるので、プロセス工程数を削減して、プロセスのスリム化を図ることができ、低コストで生産することが可能になる。
【００３５】
半導体装置の実施形態例２
本実施形態例は本発明に係る半導体装置の実施形態の別の例であって、図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
本実施形態例の半導体装置７０は、図１０（ａ）及び（ｂ）に示すように、フラッシュメモリ７２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１２とし、配線基板１３を介して、相互に接続した半導体装置であって、フラッシュメモリ７２とロジック回路／ＳＲＡＭ６４を１万６０００本のデータ線で結ぶことによってデータの書きこみを分割して平行に行うことができるようになり、書きこみ時間を飛躍的に短縮させた例である。
ＤＲＡＭの場合と同様、低コストで生産することが可能になる。
【００３６】
半導体装置の実施形態例３
本実施形態例は本発明に係る半導体装置の実施形態の更に別の例であって、図１１（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
本実施形態例の半導体装置８０は、低温ポリシリコンＴＦＴ基板に直接制御回路を貼りつけた半導体装置であって、図１１（ａ）及び（ｂ）に示すように、メモリ８２と、制御回路８４とを半導体素子１２とし、ＴＦＴ基板８６の一部からなる配線基板１３を介して、メモリ８２と、制御回路８４とを相互に接続した半導体装置である。
本実施形態例の半導体装置８０を適用することにより、実装後のセットサイズを極限まで小さくすることが可能である。
【００３７】
【発明の効果】
本発明によれば、配線基板を介して相互に接続された複数個の同種又は異種の半導体素子からなる半導体装置として半導体装置を構成することにより、これまで困難であったシステム・イン・パッケージのパッドサイズの微細化・高密度化を実現することが可能になり、複数のチップをモジュール化する際のチップ間のデータ線の本数を飛躍的に増加させることができる。
これにより、システム・オン・チップ化によるコスト増とマスク枚数の増加によるコスト増を抑えると同時に、システム・オン・チップ並みの高速処理可能なシステム・イン・パッケージを実現することが可能となる。
本発明方法は、本発明に係る半導体装置を容易に製造できる方法を実現している。
【図面の簡単な説明】
【図１】図１（ａ）及び（ｂ）は、それぞれ、実施形態例１の半導体素子の作製工程を説明する断面図である。
【図２】図２（ｃ）及び（ｄ）は、それぞれ、図１（ｂ）に続いて、実施形態例１の半導体素子の作製工程を説明する断面図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、半導体素子を形成したウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマークとパッドを示す平面図である。
【図４】図４（ａ）及び（ｂ）は、それぞれ、実施形態例１の配線基板の作製工程を説明する断面図である。
【図５】図５（ｃ）及び（ｄ）は、それぞれ、図４（ｂ）に続いて、実施形態例１の配線基板の作製工程を説明する断面図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、配線基板を形成した大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマークとパッドを示す平面図である。
【図７】チップ実装機の構成を示す模式図である。
【図８】チップ実装機を用いて実施形態例１の半導体装置を製造する際の手順を示すフローチャートである。
【図９】図９（ａ）及び（ｂ）は、それぞれ、実施形態例１の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、実施形態例２の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図１１】図１１（ａ）及び（ｂ）は、それぞれ、実施形態例３の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
【図１２】図１２（ａ）及び（ｂ）は、それぞれ、半導体素子の従来の実装方法を説明する概念的断面図である。
【符号の説明】
１０……半導体素子、１２……配線基板、１４……半導体基板、１５……第１絶縁膜、１６……Ｃｕ埋め込み配線、１８……第２絶縁膜、２０……接続プラグ、２２……素子接続パッド、２４……素子アライメントマーク、２６……第３絶縁膜、２８……第４絶縁膜、３０……合金層、３２……耐熱ガラス基板、３４……第１絶縁膜、３６……Ｃｕ埋め込み配線、３８……第２絶縁膜、４０……接続プラグ、４２……基板接続パッド、４４……基板アライメントマーク、４６……第３絶縁膜、４８……第４絶縁膜、４９……合金層、５０……チップ実装機、５２……ＸＹステージ、５４……ヒータ付きフォルダ、５６……光学顕微鏡付きＣＣＤカメラ、５８……ベルト式供給装置、６０……実施形態例１の半導体装置、６２……ＤＲＡＭ、６４……ロジック回路／ＳＲＡＭ、７０……実施形態例２の半導体装置、７２……フラッシュメモリ、８０……実施形態例３の半導体装置、８２……メモリ、８４……制御回路、８６……ＴＦＴ基板。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、システム・オン・チップ化によるコスト増大、及びマスクタイプの増加によるコスト増大を回避して、同種又は異種の多数個の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造技術、特に微細加工技術の進歩に伴い、集積回路を構成するトランジスタ等のデバイスは年々微細化する一方で、集積回路は、益々、その多機能化及び高性能化が要求され、それに応じて、集積回路に搭載される半導体素子は、その数が増加し、その種類が多様化している。
集積回路に搭載される半導体素子数の増加及び半導体素子の多様化に伴い、必然的に、半導体素子の製造は、多品種少量生産に対応することが要求されるようになっている。
【０００３】
その一方で、マスクパターンの微細化及びパターニングの高精度化の要求から、リソグラフィー技術で使用するマスクも微細化し、その結果、マスクコストの増大が深刻な問題になりつつある。
半導体素子の製造では、半導体素子の仕様に対応するマスクを都度作製しなければならないので、半導体素子の多品種少量生産では、半導体素子チップのコストの殆どをマスクコストが占めるようなことになる。その結果、マスクコストに見合う高価なチップセットしか供給できなくなってしまう。
【０００４】
また、システムＬＳＩを作製する場合には、例えばロジック回路、ＤＲＡＭ、ＦｅＲＡＭ、フラッシュメモリ、アナログ回路などを１つのチップに形成しなければならないものの、製造工程が相互に異なるこれらの各種デバイスを同一工程で形成することは、技術的に極めて困難であるといえる。
【０００５】
そこで、従来、上述の技術的な困難を回避するために、複数個のチップ状の半導体素子を大型のパッケージ内で組み合わせ、多数個の半導体素子を組み込んだＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ； マルチチップモジュール）が開発されている。
また、このＭＣＭの一つとして、ＨＤＩ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔ；高密度相互接続）方式がＧＥ（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ；ゼネラルエレクトリック）社から提案されている（”Ａ ３６−ｃｈｉｐ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ ｍａｄｅ ｗｉｔｈ ｔｈｅ Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ ｍａｇａｚｉｎｅ，１９９１参照）。
【０００６】
ところで、従来のＭＣＭでは、チップ実装の位置合わせ精度が充分ではないために、１００〜２００μｍ角の大きな接続パッドを介して各チップをＩ／Ｏ（入力／出力）部に接続しなければならなった。このため、接続パッドを駆動するための特殊なトランジスタや、接続パッドのチャージアップからＬＳＩを守るための保護回路など、余分な機構をチップ内に配置しなければならず、チップ面積の増大を招いてしまっていた。
また、複数のチップ間を接続するデータ線の本数も接続パッドの数によって制限される。従って、パッドサイズを縮小して、接続パッドの数を増加させることが、素子間のデータのやり取りを高速化させるために、極めて重要な課題となっている。
【０００７】
パッドサイズの縮小のためには、ハンダボールのサイズを縮小することが必須の条件となる。そこで、図１２（ａ）に示すように、ハンダボールを小さくすると共にハンダボールを小さくしたことによる接着性の低下を補うために、アンダーフィル（樹脂接着剤）を用いてチップと基板との接着を補強する方法が提案されている。
図１２（ａ）では、チップ状の半導体素子９０を実装基板９２上に実装する際に、半導体素子９０上の銅パッド９４と、実装基板９２上の銅パッド９６とをハンダボール９８により接合し、かつ半導体素子９０と実装基板９２との間に樹脂接着剤１００が充填されている。
さらに、特開２００１−２８３６３７号公報にに示されたようなＮｉ等の比較的硬質なバンプと異方性導電接着フィルムを用いたフリップチップの接続法も提案されている。
前掲公報に示す方法では、図１２（ｂ）に示すように、上述の樹脂接着剤１００に代えて、導電粒子１０２を分散させた樹脂接着剤１０４を使用することにより、バンプ高さを１０〜２０μｍ程度まで小さくすることが可能であるとしている。
【０００８】
【発明が解決しようとする課題】
しかし、図１２（ａ）に示す方法では、樹脂接着剤１００を充填するためのギャップが半導体素子９０と実装基板９２との間に必要となる。そのためには、ハンダボール９８の高さを高くすることが必要になり、例えばハンダボール９８の高さ、つまり直径は５０〜２００μｍにもなる。これでは、ハンダボールの微小化することが難しい。
また、図１２（ｂ）に示す方法でも、バンプ高さの差による圧力差を導電と絶縁の区別に用いているため、バンプ高さの縮小が接合不良を発生させる原因となるおそれがある。従って、バンプサイズを縮小するには限界がある。
このように、従来のシステム・オン・チップ化の方法では、高密度での混載及び微細化が難しかった。
【０００９】
そこで、本発明の目的は、システム・オン・チップ化によるコスト増大及びマスクタイプの増加によるコスト増大を回避して、種類の相互に異なる多数の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置、及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置であって、
各半導体素子は、半導体基板上の素子内配線に電気的に接続され、半導体基板に平行な面に規則的な配置で設けられた素子接続パッドと、素子接続パッド上に選択メッキ法により形成された素子ハンダバンプと、表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備え、
配線基板は、基板上に形成された絶縁膜又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で基板と平行な面に設けられた基板接続パッドと、基板接続パッド上に選択メッキ法により形成された基板ハンダバンプと、表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備え、
各半導体素子は、素子アライメントマークと基板アライメントマークとの位置合わせによって配線基板に位置決めされ、かつ各半導体素子は、素子ハンダバンプと基板ハンダバンプとを接合することにより、相互に電気的に接続されていることを特徴としている。
【００１１】
本発明の好適な実施態様では、素子ハンダバンプ及び基板ハンダバンプの下部が、それぞれ、熱硬化性樹脂に埋め込まれている。これにより、接合の際のハンダバンプ同士の接触を防止することができる。
また、素子ハンダバンプ及び基板ハンダバンプが、それぞれ、錫を含むハンダ合金により形成されている。これにより、ハンダバンプの形成が容易になる。
更には、本発明の半導体装置では、以上の要件を備えることにより、素子接続パッド及び基板接続パッドの差し渡し寸法を１μｍ以上５０μｍ以下にすることができる。
【００１２】
本発明に係る半導体装置の製造方法は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置の製造方法であって、
半導体装置を構成する半導体素子を作製する工程と、
半導体素子を接続させる配線基板を作製する工程と
を有し、 半導体素子を作製する工程では、半導体基板上の素子内配線に電気的に接続された素子接続パッドを半導体基板に平行な面に規則的な配置で形成し、かつ表面近傍に半導体素子の位置合わせ用の素子アライメントマークを形成し、次いで素子接続パッド上に選択メッキ法によりハンダ合金からなる素子ハンダバンプを形成し、
配線基板を作製する工程では、基板上に形成された絶縁膜、又は絶縁膜積層構造内に配線を、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で基板に平行な面に基板接続パッドを、及び表面近傍に配線基板の位置合わせ用の基板アライメントマークを形成し、次いで基板接続パッド上に選択メッキ法によりハンダ合金からなる基板ハンダバンプを形成し、
次いで、素子アライメントマークと基板アライメントマークとを位置合わせして、半導体素子を配線基板上に位置決めする工程と、
位置決めした半導体素子の素子ハンダバンプと配線基板の基板ハンダバンプとを接合する工程と
を備えていることを特徴としている。
【００１３】
本発明方法の好適な実施態様では、半導体素子を作製する工程及び配線基板を作製する工程では、それぞれ、接続パッド上にハンダバンプを形成した後、ハンダバンプを覆うように熱硬化性樹脂層を成膜し、次いで熱硬化性樹脂層をケミカル・メカニカル研磨法により研磨して、ハンダバンプを露出させるステップを有する。
これにより、ハンダバンプの下部を覆う熱硬化性樹脂層を容易に形成することができる。
【００１４】
本発明方法では、素子接続パッドと基板接続パッドとを同じ配置、つまり同じ配列で、同じピッチで配置することにより、配線基板上に半導体素子を容易に位置決めでき、かつ高密度で配置することができる。
通常のフリップチップ実装に代えて、半導体素子間の接続を配線基板の配線を介して行うことにより、パッドサイズを縮小し、かつ半導体素子間を結ぶデータ線を所望通り確保することができる。特に、半導体装置の製造で使用する露光技術を用いて形成した多層配線構造の基板を配線基板として用いることにより、半導体素子の高密度配置を実現することができる。
【００１５】
【発明の実施の形態】
以下に、添付図面を参照して、実施形態例に基づいて本発明をより詳細に説明する。
半導体装置及びその製造方法の実施形態例１
本実施形態例は、本発明に係る半導体装置及びその製造方法の実施形態の一例である。
本実施形態例の半導体装置１０は、図９に示すように、ＤＲＡＭ及びロジック回路／ＳＲＡＭからなる半導体素子１２と、半導体素子１２同士を接続させて一つの半導体装置として機能させる配線基板１３とから構成されている。
【００１６】
（Ａ）半導体素子の構成と作製方法
先ず、図１から図３を参照して、半導体素子１０の構成と作製方法を説明する。図１（ａ）及び（ｂ）と図２（ｃ）及び（ｄ）は、それぞれ、半導体素子の作製工程を説明する断面図、並びに、図３（ａ）から（ｃ）は、それぞれ、半導体素子を形成したウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマークとパッドを示す平面図である。
半導体素子１２は、多くの用途に汎用的に使用できる素子単位として設計され、通常の半導体素子の作製工程によって作製された所定の素子構造を備える、チップ状の半導体素子である。勿論、特定用途のために作製された半導体素子であっても良い。
また、半導体素子１２は、図３（ａ）に示すように、多数個の半導体素子を形成したウエハからダイシングして得た一つのチップであって、あらゆるＳｉデバイスや化合物半導体素子を含み、集積回路を形成し得るチップである限り、その種類を問わない。
【００１７】
半導体素子１２は、図２（ｄ）に示すように、所定の素子構造を備える半導体基板１４と、半導体素子として機能するために必要な素子内配線として第１絶縁膜１５内に形成されたＣｕ埋め込み配線１６と、配線１６上に設けられた第２絶縁膜１８を貫通し、配線１６に接続する接続プラグ２０とを備えている。
【００１８】
更に、半導体素子１２は、外部入出力線（電源線、接地線、信号線等）に接続する引き出し線を引き出すパッドとして、接続孔プラグ２０に接続する素子接続パッド（以下、単にパッドと言うこともある）２２を、位置合わせ用のマークとして素子アライメントマーク２４（以下、アライメントマーク２４と言う）を備えている。
更に、パッド２２の上面を露出させてパッド２２を埋め込み、かつアライメントマーク２４を覆うようにして埋め込む、第３絶縁膜２６が、第２絶縁膜１８上に成膜されている。
【００１９】
パッド２２は、図３（ｃ）に示すように、例えば一辺の長さが２０μｍの正方形であって、８０μｍのパッド間隔（中心間隔）で、碁盤の目の交点、或いは格子状交点に配置されている。このような寸法のパッド２２をこのようなパッド間隔で碁盤の目状に配置すれば、５ｍｍのチップであっても、最大５００×５００＝２５００００個のパッドを配置することが可能である。
アライメントマーク２４は、図３（ｂ）及び（ｃ）に示すように、十字マークであって、パッド２２と重ならないようにして、半導体素子１２の４隅と中央の５箇所に形成されていて、後述する配線基板１３のアライメントマーク４４の間隔の整数倍になるように配置されている。換言すれば、アライメントマーク２４の間隔が配線基板１３のアライメントマーク４４の間隔の整数倍になるように半導体素子１２のチップ寸法が規定される。
パッド２２は、パッド２２と同層の配線層（図示せず）の形成と同時に形成され、アライメントマーク２４は、パッド２２と同時に形成された配線層の一部が利用されている。
【００２０】
また、図１（ｂ）に示すように、パッド２２上には、メッキ技術を用いて形成された厚さ（ｔ１ ）が０．１μｍのニッケルバリアメタル層２８、及び厚さ（ｔ２ ）が０． ５μｍ以上５μｍ以下のハンダ合金層３０が設けてある。
ハンダ合金層３０は、スズ９６％、銀３％、その他１％からなるハンダ合金層であって、上部が凸状になって、第３絶縁膜２６上に成膜されている熱硬化性樹脂層３２から突出している。合金層３０は、融点が１５０℃以上２００℃以下の低融点金属である。
【００２１】
半導体素子１２を作製するには、先ず、図１（ａ）に示すように、半導体基板１４内にＤＲＡＭ或いはロジック回路等の所定の素子構造を形成し、次いで第１絶縁膜１５を成膜し、続いて例えばダマシン配線法により第１絶縁膜１５内にＣｕ埋め込み配線１６を形成する。
次いで、第２絶縁膜１８をＣｕ埋め込み配線１６上に成膜し、続いて従来のリソグラフィ技術を使って、Ｃｕ埋め込み配線１６に連通するコンタクトホールを第２絶縁膜１８に貫通させ、導電性金属を埋め込んで接続プラグ２０を形成する。
次に、接続プラグ２０と接続するパッド２２及びパッド２２と同層の配線層（図示せず）を形成する。同時に、パッド２２と共に形成した配線層の一部を分離してアライメントマーク２４とする。続いて第３絶縁膜２６を成膜して平坦化し、アライメントマーク２４を埋め込んだ状態に維持し、かつパッド２２を露出させる。
【００２２】
次いで、図１（ｂ）に示すように、例えば特開２００１−１８５５７２号公報に記載された無電解メッキ法や、電解メッキ法などの既存のメッキ技術を用いて、パッド２２上に厚さ（ｔ１ ）が０．１μｍのニッケルバリアメタル層２８を選択成長させる。
続いて、無電解又は電解メッキ技術を用いてスズ９６％、銀３％、その他１％からなる厚さ（ｔ２ ）が０．５μｍ〜５μｍのハンダ合金層３０をニッケルバリアメタル層２８上に選択的に形成する。
【００２３】
次に、図２（ｃ）に示すように、ハンダ合金層３０を形成した積層構造の表面に、熱硬化性樹脂をスピンコートして熱硬化性樹脂層３２を成膜する。
熱硬化性樹脂として、例えばエポキシ樹脂（油化シェルエポキシ（株）製の商品名エピコート１００９）と潜在性硬化剤（旭化成（株）製の商品名ＨＸ３７２１）とを混合した接着剤をトルエン等の溶媒に溶解させた液状混合物を使用する。熱硬化性樹脂層３２の厚さは、選択メッキしたハンダ合金層３０の高さとほぼ同程度すなわち０．５〜５μｍ程度にすることが望ましい。
【００２４】
１２０℃程度で熱硬化性樹脂層３２をベーキングして、塗布した熱硬化性樹脂層３２中の溶媒を揮発させた後、不織布を用いたケミカル・メカニカル研磨法により、図２（ｄ）に示すように、熱硬化性樹脂層３２を研磨して平坦化し、ハンダ合金層３０を露出させる。
次いで、ウエハ上に形成した半導体素子１２を所望の大きさのチップにダイシング等により、図３（ａ）に示すように、分割する。
実施形態例１の半導体装置１０では、異なるウエハ、異なるパターンから得られた複数個の異なる種類のチップ状の半導体素子を組み合わせて実装することになる。
【００２５】
（Ｂ）配線基板の構成と作製方法
次に、図４から図６を参照して、配線基板の構成と作製方法とを説明する。図４（ａ）及び（ｂ）と図５（ｃ）及び（ｄ）は、それぞれ、配線基板の作製工程を説明する断面図、並びに図６（ａ）から（ｃ）は、それぞれ、配線基板を形成した大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマークとパッドを示す平面図である。
多数個の半導体素子１２をマウントさせる配線基板１３は、図５（ｄ）に示すように、液晶パネル等に用いられている耐熱ガラスからなる基板３２と、基板３２上に成膜された低誘電率膜やプラズマＣＶＤＳｉＯ２ 膜等からなる第１絶縁膜３４と、第１絶縁膜３４内に埋め込み形成されたＣｕ埋め込み配線３６と、Ｃｕ埋め込み配線３６上に設けられた第２絶縁膜３８を貫通し、Ｃｕ埋め込み配線３６に接続する接続プラグ４０とを備えている。
Ｃｕ埋め込み配線３６は、半導体素子１２上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計されたものである。また、半導体素子１２を高密度で配置するためには、配線基板１３に多層構造の配線を設けることが望ましい。
【００２６】
更に、配線基板１３は、接続孔プラグ４０に接続する基板接続パッド４２（以下、簡単にパッド４２と言うこともある）と、位置合わせ用のマークとして基板アライメントマーク４４（以下、アライメントマーク４４と言うことがある）とを備えている。
更に、配線基板１３は、第２絶縁膜３８上に成膜され、パッド４２の上面を露出させてパッド４２を埋め込み、かつアライメントマーク４４を覆うようにして埋め込む第３絶縁膜４６を有する。
パッド４２は、それぞれ、半導体素子１２に形成されたパッド２２と同じ形状、寸法、かつ同じ間隔で配置されている。設計データ上は、パッド４２のアドレスが信号線の接続位置を示すことになる。
アライメントマーク４４は、図６（ｂ）及び（ｃ）に示すように、半導体素子１２のアライメントマーク２４と同じ形状、同じ寸法であって、パッド４２の寸法の整数倍に合わせた全てのチップサイズに対応できるように、パッド４２と同じ間隔で配置されている。
【００２７】
また、パッド４２上には、メッキ技術を用いて形成された厚さ（ｔ３ ）が０．１μｍのニッケルバリアメタル層４８、及び厚さ（ｔ４ ）が０． ５μｍ以上５μｍ以下のハンダ合金層５０が設けてある。
ハンダ合金層５０は、スズ９６％、銀３％、その他１％からなるハンダ合金層であって、上部が凸状になって、第３絶縁膜４６上に成膜されている熱硬化性樹脂層５２から突出している。合金層５０は、融点が１５０℃以上２００℃以下の低融点金属である。
【００２８】
配線基板１３を作製するには、先ず、図４（ａ）に示すように、耐熱性ガラスからなる基板３２上に、ＣＶＤ法等によって低誘電率膜或いはＳｉＯ２ 膜からなる第１絶縁膜３４を成膜し、続いて例えばダマシン配線法により第１絶縁膜３４内にＣｕ埋め込み配線３６を形成する。Ｃｕ埋め込み配線３６を形成する際には、半導体素子１２上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計したデータに従って形成する。
次いで、第２絶縁膜３８をＣｕ埋め込み配線３６上に成膜し、続いて従来のリソグラフィ技術を使って、Ｃｕ埋め込み配線３６に連通するコンタクトホールを第２絶縁膜３８に貫通させ、導電性金属を埋め込んで接続プラグ４０を形成する。
次に、接続プラグ４０と接続するパッド４２及びパッド４２と同層の配線層（図示せず）を形成する。同時に、パッド４２と共に形成した配線層の一部を分離してアライメントマーク４４とする。
【００２９】
次いで、図４（ｂ）に示すように、例えば特開２００１−１８５５７２号公報に記載された無電解メッキ法や、電解メッキ法などの既存のメッキ技術を用いて、パッド４２上に厚さ（ｔ３ ）が０．１μｍのニッケルバリアメタル層４８を選択成長させる。
続いて、無電解又は電解メッキ技術を用いてスズ９６％、銀３％、その他１％からなるハンダ合金層５０をニッケルバリアメタル層４８上に選択的に形成する。
【００３０】
次に、図５（ｃ）に示すように、ハンダ合金層５０を形成した積層構造の表面に、半導体素子１０の作製の際と同様にして、熱硬化性樹脂をスピンコートして熱硬化性樹脂層５２を成膜する。
１２０℃程度で熱硬化性樹脂層５２をベーキングして、塗布した熱硬化性樹脂層５２中の溶媒を揮発させた後、不織布を用いたケミカル・メカニカル研磨法により、図５（ｄ）に示すように、熱硬化性樹脂層３２を研磨して平坦化し、ハンダ合金層５０を露出させる。
次いで、図６（ａ）に示すように、大きなガラス基板上に形成した配線基板１３を所望の大きさにダイシング等により分割する。
【００３１】
（Ｃ）チップ実装機の構成と使用方法
次に、図７及び図８を参照して、チップ実装機の構成と使用方法を説明する。図７はチップ実装機の構成を示す模式図であり、図８はチップ実装機を用いて実施形態例１の半導体装置を製造する際の手順を示すフローチャートである。
チップ実装機５４は、本発明の原理を用いたチップ実装機であって、図７に示すように、配線基板１３を支持して、Ｘ方向及びＹ方向に自在に移動する円盤状のＸＹステージ５５と、半導体素子１２をロードするヒータ付きフォルダ５６と、配線基板１３と素子チップ１０のアライメントマークの検出を行う光学顕微鏡付きＣＣＤカメラ５７と、フォルダ５６に半導体素子１２を供給するベルト式供給装置５８とを備えている。
【００３２】
図８を参照して、上述のチップ実装機５４を用いて本実施形態例の半導体装置を製造する方法を説明する。
先ず、ステップＳ１ で、半導体素子１２を実装すべき配線基板１３上の位置座標を予めチップ実装機５４に記憶させておく。
ステップＳ２ で、フォルダ５６により半導体素子１２をロードする。
ステップＳ３ で、ＣＣＤカメラ５７を用いて半導体素子１２の素子アライメントマークを検出し、高さ、傾き（チルト、Ｔｉｌｔ）、回転（Ｒｏｔａｔｉｏｎ）等を測定して補正を行い、配線基板１３に接触する直上の位置で静止させる。
ステップＳ４ で、ＸＹステージ５５上で配線基板１３の高さ調節を事前に行ったのち、入力された座標を基に半導体素子１２をマウントする位置まで配線基板１３を移動する。
両者を所定の場所に移動させた後、ステップＳ５ で、半導体素子１２のアライメントマーク１８を自動検出する。
【００３３】
ステップＳ６ で、配線基板１３上のアライメントマークと位置合わせする。
両者のアライメントマークの位置が完全に一致した後、ステップＳ７ で、半導体素子１２を配線基板１３に押しつけて加熱し、ハンダバンプ同士を圧着する。なお、接着の前に熱可塑性樹脂を塗布して密着性を向上させても良い。
接着が完了した時点で、ステップＳ８ で、次の半導体素子をロードするために、ステップＳ２ に戻る。
【００３４】
半導体装置
実施形態例１の半導体装置１０は、図９（ａ）及び（ｂ）に示すように、ＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１２とし、配線基板１３を介してＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを相互に接続してモジュール化してなる画像処理用デバイスであって、ＤＲＡＭとロジック回路を１万６０００本のデータ線で結ぶことによって画像転送速度を飛躍的に向上させた例である。図９（ａ）及び（ｂ）は、それぞれ、半導体装置６０の構成を示す概念的断面図、及び概念的接続図である。
従来のＤＲＡＭとロジック回路の混載プロセスと本実施形態例の半導体装置１０とを比較すると、本実施形態例では、それぞれのチップを別々のウエハ上に形成できるので、プロセス工程数を削減して、プロセスのスリム化を図ることができ、低コストで生産することが可能になる。
【００３５】
半導体装置の実施形態例２
本実施形態例は本発明に係る半導体装置の実施形態の別の例であって、図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
本実施形態例の半導体装置７０は、図１０（ａ）及び（ｂ）に示すように、フラッシュメモリ７２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１２とし、配線基板１３を介して、相互に接続した半導体装置であって、フラッシュメモリ７２とロジック回路／ＳＲＡＭ６４を１万６０００本のデータ線で結ぶことによってデータの書きこみを分割して平行に行うことができるようになり、書きこみ時間を飛躍的に短縮させた例である。
ＤＲＡＭの場合と同様、低コストで生産することが可能になる。
【００３６】
半導体装置の実施形態例３
本実施形態例は本発明に係る半導体装置の実施形態の更に別の例であって、図１１（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
本実施形態例の半導体装置８０は、低温ポリシリコンＴＦＴ基板に直接制御回路を貼りつけた半導体装置であって、図１１（ａ）及び（ｂ）に示すように、メモリ８２と、制御回路８４とを半導体素子１２とし、ＴＦＴ基板８６の一部からなる配線基板１３を介して、メモリ８２と、制御回路８４とを相互に接続した半導体装置である。
本実施形態例の半導体装置８０を適用することにより、実装後のセットサイズを極限まで小さくすることが可能である。
【００３７】
【発明の効果】
本発明によれば、配線基板を介して相互に接続された複数個の同種又は異種の半導体素子からなる半導体装置として半導体装置を構成することにより、これまで困難であったシステム・イン・パッケージのパッドサイズの微細化・高密度化を実現することが可能になり、複数のチップをモジュール化する際のチップ間のデータ線の本数を飛躍的に増加させることができる。
これにより、システム・オン・チップ化によるコスト増とマスク枚数の増加によるコスト増を抑えると同時に、システム・オン・チップ並みの高速処理可能なシステム・イン・パッケージを実現することが可能となる。
本発明方法は、本発明に係る半導体装置を容易に製造できる方法を実現している。
【図面の簡単な説明】
【図１】図１（ａ）及び（ｂ）は、それぞれ、実施形態例１の半導体素子の作製工程を説明する断面図である。
【図２】図２（ｃ）及び（ｄ）は、それぞれ、図１（ｂ）に続いて、実施形態例１の半導体素子の作製工程を説明する断面図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、半導体素子を形成したウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマークとパッドを示す平面図である。
【図４】図４（ａ）及び（ｂ）は、それぞれ、実施形態例１の配線基板の作製工程を説明する断面図である。
【図５】図５（ｃ）及び（ｄ）は、それぞれ、図４（ｂ）に続いて、実施形態例１の配線基板の作製工程を説明する断面図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、配線基板を形成した大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマークとパッドを示す平面図である。
【図７】チップ実装機の構成を示す模式図である。
【図８】チップ実装機を用いて実施形態例１の半導体装置を製造する際の手順を示すフローチャートである。
【図９】図９（ａ）及び（ｂ）は、それぞれ、実施形態例１の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、実施形態例２の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図１１】図１１（ａ）及び（ｂ）は、それぞれ、実施形態例３の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
【図１２】図１２（ａ）及び（ｂ）は、それぞれ、半導体素子の従来の実装方法を説明する概念的断面図である。
【符号の説明】
１０……半導体素子、１２……配線基板、１４……半導体基板、１５……第１絶縁膜、１６……Ｃｕ埋め込み配線、１８……第２絶縁膜、２０……接続プラグ、２２……素子接続パッド、２４……素子アライメントマーク、２６……第３絶縁膜、２８……第４絶縁膜、３０……合金層、３２……耐熱ガラス基板、３４……第１絶縁膜、３６……Ｃｕ埋め込み配線、３８……第２絶縁膜、４０……接続プラグ、４２……基板接続パッド、４４……基板アライメントマーク、４６……第３絶縁膜、４８……第４絶縁膜、４９……合金層、５０……チップ実装機、５２……ＸＹステージ、５４……ヒータ付きフォルダ、５６……光学顕微鏡付きＣＣＤカメラ、５８……ベルト式供給装置、６０……実施形態例１の半導体装置、６２……ＤＲＡＭ、６４……ロジック回路／ＳＲＡＭ、７０……実施形態例２の半導体装置、７２……フラッシュメモリ、８０……実施形態例３の半導体装置、８２……メモリ、８４……制御回路、８６……ＴＦＴ基板。
Claims (6)
- 配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置であって、
前記各半導体素子は、半導体基板上の素子内配線に電気的に接続され、前記半導体基板に平行な面に規則的な配置で設けられた素子接続パッドと、前記素子接続パッド上に選択メッキ法により形成された素子ハンダバンプと、表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備え、
前記配線基板は、基板上に形成された絶縁膜又は絶縁膜積層構造内に設けられた配線と、前記配線に電気的に接続され、前記半導体素子の素子接続パッドと同じ配置で基板と平行な面に設けられた基板接続パッドと、前記基板接続パッド上に選択メッキ法により形成された基板ハンダバンプと、表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備え、
前記各半導体素子は、前記素子アライメントマークと前記基板アライメントマークとの位置合わせによって前記配線基板に位置決めされ、かつ前記各半導体素子は、前記素子ハンダバンプと前記基板ハンダバンプとを接合することにより、相互に電気的に接続されていることを特徴とする半導体装置。 - 前記素子ハンダバンプ及び前記基板ハンダバンプは、それぞれの上部の露出部を除いて熱硬化性樹脂に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
- 前記素子ハンダバンプ及び前記基板ハンダバンプが、それぞれ、錫を含むハンダ合金により形成されていることを特徴とする請求項１又は２に記載の半導体装置。
- 前記素子接続パッド及び前記基板接続パッドの差し渡し寸法が、１μｍ以上５０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
- 配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置の製造方法であって、
前記半導体装置を構成する前記半導体素子を作製する工程と、
前記半導体素子を接続させる前記配線基板を作製する工程と
を有し、 前記半導体素子を作製する工程では、半導体基板上の素子内配線に電気的に接続された素子接続パッドを前記半導体基板に平行な面に規則的な配置で形成し、かつ表面近傍に前記半導体素子の位置合わせ用の素子アライメントマークを形成し、次いで前記素子接続パッド上に選択メッキ法によりハンダ合金からなる素子ハンダバンプを形成し、
前記配線基板を作製する工程では、基板上に形成された絶縁膜、又は絶縁膜積層構造内に配線を、前記配線に電気的に接続され、前記半導体素子の素子接続パッドと同じ配置で前記基板に平行な面に基板接続パッドを、及び表面近傍に前記配線基板の位置合わせ用の基板アライメントマークを形成し、次いで前記基板接続パッド上に選択メッキ法によりハンダ合金からなる基板ハンダバンプを形成し、
次いで、前記素子アライメントマークと前記基板アライメントマークとを位置合わせして、前記半導体素子を前記配線基板上に位置決めする工程と、
前記位置決めした半導体素子の素子ハンダバンプと前記配線基板の基板ハンダバンプとを接合する工程と
を備えていることを特徴とする半導体装置の製造方法。 - 前記半導体素子を作製する工程及び前記配線基板を作製する工程では、それぞれ、前記接続パッド上に前記ハンダバンプを形成した後、前記ハンダバンプを覆うように熱硬化性樹脂層を成膜し、次いで前記熱硬化性樹脂層をケミカル・メカニカル研磨法により研磨して、前記ハンダバンプを露出させるステップを有することを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002240819A JP2004079905A (ja) | 2002-08-21 | 2002-08-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002240819A JP2004079905A (ja) | 2002-08-21 | 2002-08-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079905A true JP2004079905A (ja) | 2004-03-11 |
Family
ID=32023503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002240819A Pending JP2004079905A (ja) | 2002-08-21 | 2002-08-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079905A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049586A (ja) * | 2004-08-05 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2006324271A (ja) * | 2005-05-17 | 2006-11-30 | Renesas Technology Corp | 半導体装置 |
| JP2009526403A (ja) * | 2006-02-10 | 2009-07-16 | ウィンテック インダストリーズ、インク． | 取り外し可能な部品を用いた電子アセンブリ |
| JP2012129474A (ja) * | 2010-12-17 | 2012-07-05 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP5585737B2 (ja) * | 2011-10-31 | 2014-09-10 | 株式会社村田製作所 | 電子部品、集合基板及び電子部品の製造方法 |
| US10679969B2 (en) | 2017-02-28 | 2020-06-09 | Fujitsu Limited | Electronic circuit device and method for manufacturing electronic circuit device |
-
2002
- 2002-08-21 JP JP2002240819A patent/JP2004079905A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049586A (ja) * | 2004-08-05 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2006324271A (ja) * | 2005-05-17 | 2006-11-30 | Renesas Technology Corp | 半導体装置 |
| JP2009526403A (ja) * | 2006-02-10 | 2009-07-16 | ウィンテック インダストリーズ、インク． | 取り外し可能な部品を用いた電子アセンブリ |
| JP2012129474A (ja) * | 2010-12-17 | 2012-07-05 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US9202804B2 (en) | 2010-12-17 | 2015-12-01 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| JP5585737B2 (ja) * | 2011-10-31 | 2014-09-10 | 株式会社村田製作所 | 電子部品、集合基板及び電子部品の製造方法 |
| US10679969B2 (en) | 2017-02-28 | 2020-06-09 | Fujitsu Limited | Electronic circuit device and method for manufacturing electronic circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9620494B2 (en) | Hybrid substrates, semiconductor packages including the same and methods for fabricating semiconductor packages | |
| TWI545722B (zh) | 具有堆疊面下連接晶粒之多晶片模組 | |
| JP5183949B2 (ja) | 半導体装置の製造方法 | |
| US8394672B2 (en) | Method of manufacturing and assembling semiconductor chips with offset pads | |
| TWI601266B (zh) | 半導體裝置結構及其製造方法 | |
| TWI698966B (zh) | 電子封裝件及其製法 | |
| TWI576928B (zh) | 模封互連基板及其製造方法 | |
| TW200537663A (en) | Chip embedded package structure and process thereof | |
| US20090130838A1 (en) | Method of forming conductive bumps | |
| JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
| US9935053B2 (en) | Electronic component integrated substrate | |
| US20090302468A1 (en) | Printed circuit board comprising semiconductor chip and method of manufacturing the same | |
| JP2012089847A (ja) | 半導体パッケージ及びその製造方法 | |
| US9324580B2 (en) | Process for fabricating a circuit substrate | |
| TWI627689B (zh) | 半導體裝置 | |
| TWI578421B (zh) | 可堆疊半導體封裝構造及其製造方法 | |
| CN117712067A (zh) | 使用高密度互连桥接器的2xd模块的组件 | |
| TW201813014A (zh) | 柱頂互連之封裝堆疊方法與構造 | |
| JP2004349714A (ja) | 集積回路パッケージ | |
| JP5338572B2 (ja) | 半導体装置の製造方法 | |
| JP2004079905A (ja) | 半導体装置及びその製造方法 | |
| JP2004079693A (ja) | 半導体装置及びその製造方法 | |
| TW200531235A (en) | Multi-chip package structure | |
| TWI754987B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| WO1998059369A1 (fr) | Boitier de semi-conducteur et son procede de fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040319 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040604 |