JPH05326833A - 半導体実装基板 - Google Patents

半導体実装基板

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JPH05326833A
JPH05326833A JP4133443A JP13344392A JPH05326833A JP H05326833 A JPH05326833 A JP H05326833A JP 4133443 A JP4133443 A JP 4133443A JP 13344392 A JP13344392 A JP 13344392A JP H05326833 A JPH05326833 A JP H05326833A
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JP
Japan
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semiconductor chip
circuit
substrate
semiconductor
circuit pattern
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JP4133443A
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English (en)
Inventor
Teruyoshi Baba
照義 馬場
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 電子部品を高密度に実装し得る半導体実装基
板の構造を提供する。 【構成】 第１半導体チップ２の裏面２ｂと第２半導体
チップ３の裏面３ｂとが接着剤８を介して互いに接合さ
れた状態で前記基板７に実装されている。このとき、前
記第１半導体チップ２は、その回路形成面２ａを基板７
の回路パターン敷設面７ａに対向させた状態で実装され
ており、前記第２半導体チップ３は、その回路形成面３
ａが基板７の回路パターン敷設面７ａに非対向な状態で
該基板７に実装されており、多数の金線５により回路パ
ターン６に電気的接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路パターンが敷設さ
れて成る基板と、片面に半導体回路を形成した第１半導
体チップであって、該半導体回路を形成した回路形成面
を、前記基板の回路パターン敷設面に対向させて該基板
に実装した第１半導体チップと、片面に半導体回路を形
成した第２半導体チップであって、該半導体回路を形成
した回路形成面を前記基板の回路パターン敷設面に非対
向な状態で実装した第２半導体チップとを有して成る半
導体実装基板に関するものである。尚、本明細書におけ
る「半導体実装基板」とは、少なくとも半導体チップを
実装して成る回路基板をいう。
【０００２】
【従来の技術】図２及び図３は従来例の半導体実装基板
を示す図である。
【０００３】図２において、２は第１半導体チップであ
る。該第１半導体チップ２は、半導体回路（図示せず）
を形成した回路形成面２ａを、回路パターン６を多数敷
設した基板７における該回路パターン６を多数敷設した
側の面（以下、「回路パターン敷設面７ａ」という）に
対向させるように該基板７に実装されるものであって、
主にフリップチップ等に代表される。該第１半導体チッ
プ２は、前記回路形成面２ａに電極４が多数設けられて
おり、該電極４を前記回路パターン６に超音波や半田に
より固着させることにより前記基板７に実装されてい
る。尚、前記回路形成面２ａに対する裏面２ｂには、前
記半導体回路は形成されていない。
【０００４】図３において、３は第２半導体チップであ
る。該第２半導体チップ３は前記第１半導体チップ２と
は異なり、半導体回路（図示せず）を形成した回路形成
面３ａを、前記基板７における回路パターン敷設面７ａ
に非対向な状態で該基板７に実装されるものである。該
第２半導体チップ３は、前記回路パターン敷設面７ａに
接着剤等により固定され、多数の金線５によって、前記
回路パターン６に電気的接続される。尚、前記回路形成
面３ａに対する裏面３ｂには、前記半導体回路は形成さ
れていない。
【０００５】
【発明が解決しようとする課題】然しながら従来の構成
において前記第１半導体チップ２と前記第２半導体チッ
プ３とを同一基板７に実装する場合、前記基板７に半導
体チップ２個分の実装面積を必要となるので、１枚の基
板に高密度に電子部品を実装するのに或る程度の限界が
あった。
【０００６】本発明は上記の問題点を改善するために成
されたもので、その目的とするところは、従来に比して
電子部品を高密度に実装し得る半導体実装基板を提供す
ることにある。
【０００７】
【課題を解決するための手段】上記の問題点を解決する
ため本発明は、回路パターンが敷設されて成る基板と、
片面に半導体回路を形成した第１半導体チップであっ
て、該半導体回路を形成した回路形成面を、前記基板の
回路パターン敷設面に対向させて該基板に実装した第１
半導体チップと、片面に半導体回路を形成した第２半導
体チップであって、該半導体回路を形成した回路形成面
を前記基板の回路パターン敷設面に非対向な状態で実装
した第２半導体チップとを有して成る半導体実装基板に
おいて、前記第１半導体チップの回路形成面に対する裏
面と、前記第２半導体チップの回路形成面に対する裏面
とが互いに接合されて成ることを特徴とするものであ
る。
【０００８】
【作用】第１半導体チップと第２半導体チップとを、そ
の裏面同士を接合した状態で実装しているため、従来に
比して、該第１半導体チップと第２半導体チップとのぺ
ア１組につき半導体チップ１個分の実装面積が基板７に
余分に確保出来る。該実装面積部分に更に電子部品を実
装することが出来る。
【０００９】
【実施例】以下、本発明実施例を図に基づいて説明す
る。
【００１０】図１は、本発明実施例を示す図である。図
１において、１は半導体実装基板である。該半導体実装
基板１は、従来例と同様に、フリップチップに代表され
る前記第１半導体チップ２と、前記第２半導体チップ３
と、前記基板７とで構成されているが、該第１半導体チ
ップ２の回路形成面に対する裏面２ｂと該第２半導体チ
ップ３の回路形成面に対する裏面３ｂとが接着剤８を介
して互いに接合された状態で前記基板７に実装されてい
る。このとき、前記第１半導体チップ２は、その回路形
成面２ａを基板７の回路パターン敷設面７ａに対向させ
た状態で且つその電極４が回路パターン６に固着した状
態で前記基板７に実装されている。又、前記第２半導体
チップ３は、その回路形成面３ａが基板７の回路パター
ン敷設面７ａに非対向な状態で該基板７に実装されてお
り、多数の金線５により回路パターン６に電気的接続さ
れている。
【００１１】
【発明の効果】前述のように本発明は、回路パターンが
敷設されて成る基板と、片面に半導体回路を形成した第
１半導体チップであって、該半導体回路を形成した回路
形成面を、前記基板の回路パターン敷設面に対向させて
該基板に実装した第１半導体チップと、片面に半導体回
路を形成した第２半導体チップであって、該半導体回路
を形成した回路形成面を前記基板の回路パターン敷設面
に非対向な状態で実装した第２半導体チップとを有して
成る半導体実装基板において、前記第１半導体チップの
回路形成面に対する裏面と、前記第２半導体チップの回
路形成面に対する裏面とが互いに接合されて成ることを
特徴とするものであり、該第１半導体チップと第２半導
体チップとのぺア１組につき半導体チップ１個分の実装
面積が基板７に余分に確保出来るので、従来より更に該
基板に多数の電子部品を実装することが可能となり、従
来に比して電子部品を高密度に実装した半導体実装基板
を構成することが出来る。
【図面の簡単な説明】
【図１】本発明実施例を示す図。
【図２】従来例を示す図（第１半導体チップ）。
【図３】従来例を示す図（第２半導体チップ）。
【符号の説明】
１ 半導体実装基板 ２ 第１半導体チップ ２ａ 回路形成面 ２ｂ 裏面 ３ 第２半導体チップ ３ａ 回路形成面 ３ｂ 裏面 ６ 回路パターン ７ 基板 ７ａ 回路パターン敷設面

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 回路パターンが敷設されて成る基板と、
    片面に半導体回路を形成した第１半導体チップであっ
    て、該半導体回路を形成した回路形成面を、前記基板の
    回路パターン敷設面に対向させて該基板に実装した第１
    半導体チップと、片面に半導体回路を形成した第２半導
    体チップであって、該半導体回路を形成した回路形成面
    を前記基板の回路パターン敷設面に非対向な状態で実装
    した第２半導体チップとを有して成る半導体実装基板に
    おいて、 前記第１半導体チップの回路形成面に対する裏面と、前
    記第２半導体チップの回路形成面に対する裏面とが互い
    に接合されて成ることを特徴とする半導体実装基板。
JP4133443A 1992-05-26 1992-05-26 半導体実装基板 Pending JPH05326833A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996017505A1 (en) * 1994-12-01 1996-06-06 Motorola Inc. Method, flip-chip module, and communicator for providing three-dimensional package
KR100340862B1 (ko) * 1998-06-29 2002-09-25 주식회사 하이닉스반도체 스택패키지및그의제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996017505A1 (en) * 1994-12-01 1996-06-06 Motorola Inc. Method, flip-chip module, and communicator for providing three-dimensional package
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