JPH0237814A - 遅延素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 遅延線パターンを有する基板を貼り合わせてなる分布定
数型の遅延素子及びその製造方法に関し、小型化を可能
とすることを目的とし、 底辺側の一の角部を切除された形状の基板本体と、この
表面の遅延線パターンと、この裏面のアースパターンと
よりなる第１の基板と、底辺側の一の角部を切除された
形状の基板本体と、この表面の遅延線パターンと、この
裏面の７−スバターンとよりなる第２の基板とが、各切
除部より他の基板のうち底辺の切除された側とは反対側
の角部のアースパターンが露出する向きで上記アースパ
ターン同志を突き合わせて貼り合わされ、且つアース端
子が上記切除部に露出している部分のアースパターンに
接続固定されて構成する。

〔産業上の利用分野〕

本発明は遅延線パターンを有する！８根を貼り合わせて
なる分布定数型の遅延素子及びその製造方法に関する。

ディジタル信号を用いた通信装置等において、信号間の
タイミング調整、部品やパターンで生ずる遅延＆の調整
のために分布定数型「延素ｆが使用される。

得ようとする遅延時伺が例えば２ｍｓ以上である場合に
は、遅延線パターンを有する一枚の基板では足りず、遅
延素子は夫々遅延線パターンを有する二枚の基板を貼り
合わせた構成とされる。

この遅延素子についても、他の電子部品と同様に小型化
が望まれている。

〔従来の技術〕

第１１図乃至第１３図は夫々従来の分布定数型遅延素子
１を示す。

この遅延素子１は、第１４図に示す片面に遅延線パター
ン２．他面に仝面アースパターン３を右する第１の基板
４と、第１５図に示す片面に遅延線パターン５．他面に
全面アー　スパターン６を有する第２の基板７とをアー
ス面同志貼り合わせてなり、且つ遅延線パターン２．５
がストラップ８゜９により接続され、且つ入出力端子１
０．１１及び一対のアース端子１２．１３が下方に延出
した構成である。

遅延時間は、遅延線パターン２と５との合計の長さによ
り定まる。

〔発明が解決しようとする課題〕

第１の基板４は長さが１−１＋幅がＷｌであり、第２の
基板７は長さが１２１幅がＷｌである。

第２の基板７は、長さＬ２はＬ＋と等しいが、幅Ｗ２は
、各端子１０〜１３の接続部を避けるように、Ｗｌより
短くしている。

このため、第２の基板７の面積は狭く遅延線パターン５
の長さは長くできにくい。

従って、遅延線パターン２と５との合計を所定の長さと
するためには、第２の基板７の幅Ｗ２が狭くなって遅延
線パターン５を長くできない分遅延線パターン２の長さ
を長くすべく、第１の基板４のサイズを大きくする必要
があり、これによって遅延素子１の小型化が妨げられて
いた。

本発明は、小型化を可能とすることのできる遅延素子及
びその製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、底辺側の一の角部を切除された形状の基板本
体と、この表面の遅延線パターンと、この裏面のアース
パターンとよりなる第１の基板と、底辺側の一の角部を
切除された形状の基板本体と、この表面の遅延線パター
ンと、この整面のアースパターンとよりなる第２の基板
とが、各切除部より他の基板のうち底辺の切除された側
とは反対側の角部のアースパターンが露出する向きで上
記アースパターン同志を突き合わせて貼り合わされ、且
つアース端子が上記切除部に露出している部分のアース
パターンに接続されて固定されてなる構成としたもので
あることを特徴とする。

〔作用〕

基板本体のうち角部は元々遅延線パターンが形成されな
い部分であり、基板本体をその底辺側の一の角部を切除
した形状としても、切除がない場合と実質上同じ長さの
遅延線パターンが形成される。　一対の基板の両方共こ
の基板であるため、遅延線パターンの合計の良さが長く
なる。

これにより、遅延時間が同じものが、従来に比べて小型
となる。

〔実施例〕

第１図乃至第３図は夫々本発明の第１実施例になる分布
定数型遅延素子２０を示す。

遅延素子２０は、第４図に示す第１の基板２１と、第５
図に示す第２の基板２２とが貼り合わされた構成である
。

第１の基板２１は、第４図に示すように、長さＬ３．幅
Ｗ３の矩形のうち右下の一の角部を円弧状に切除された
形状（２４は切除部を示す）のセラミック基板本体２３
の表面２５にジグザグ状に遅延線パターン２６を有し、
裏面２７の略全面にアースパターン２８を有する構成で
ある。

遅延線パターン２６の両端にはパッド２９゜３０を有す
る。パッド２９は基板本体２３の上辺３１のうら基板本
体２３の長さ方向上の中心線３２と一致した部位に配し
である。別のパッド３０は基板本体２３の底辺３３のう
ち中心線３２より切除部２４側に寸法ｅ１偏倚した部位
に配しである。

３４は入出力端子であり、パッド２９と電気的に接続さ
せて、底辺３３にこれより突出して固定しである。

３５はアース端子であり、底辺３３のうち切除部２４と
は反対側の部位に、アースパターン２８と電気的に接続
させて、底辺３３より突出して固定しである。

第２の基板２２は、第５図に示す構成であり、第４図に
示す第１の基板２１と全く同一の構成である。対応する
部位には添字ａを付した同一符号を示しその説明は省略
する。

セラミック基板本体２３ａはセラミック基板本体２３と
同じサイズである。

上記構成の第１の基板２１と第２の基板２２とは、第５
図中矢印３６で示すように第２の基板２２を中心線３２
ａに関して１８０度回動させ、裏面２７．２７ａｆｉｉ
志を背中合せにして貼り合せである。

アース端子３５は、第３図に示すように、切除部２４ａ
に露出しである。

別のアース端子３５ａは、第１図に示すように、切除部
２４に露出している。

即ちアースパターン２８．２８ａのうち切除部２４．２
４８とは反対側の角部の部分が夫々切除部２４ａ、２４
より露出しており、アース端子３５．３５ａは夫々この
露出しているアースパターン部分に接続固定しである。

入出力端子３４．３４ａは中心線３２．３２ａに関して
対称に位置している。

パッド２９と２９ａとは貼り合わせた基板２１゜２２の
両側の而の対応する部位にあり、両者間がストラップ３
６により配線しである。

入出力端子３４と３４８との間には、遅延線パターン２
６．２６ａがストラップ３７を介して接続されており、
遅延素子２０は、遅延線パターン２６と２６ａの合計の
長さに対応した遅延時間を有する。

第４図に示すように、基板２３は一の角部が切除しであ
るが、この切除部２４は小ざく、基板２３の表面２５の
面積は切除部２４が無いものと略同じであり、しかも元
々角部は遅延線パターンを形成しにくい場所である。

このため、遅延線パターン２６の長さは、切除部２４が
無い基板に形成されつる遅延線パターンの長さと略同じ
長さとなり、良い。

第５図に示す基板２３ａは上記の基板２３と同じ大きさ
及び形状であり、遅延線パターン２６ａも長さが長いも
のとなる。

この結果、遅延素子２０は、切除部２４．２４ａの無い
基板同志を貼り合わせた構造のものと略同じ遅延時間を
有する。

従って、所定の遅延時間を得るための長さの遅延線パタ
ーンを、従来のものより小さいサイズの遅延素子に形成
することが出来、遅延素子２０は従来のものに比べて小
型となる。

また、上記構成の遅延素子２０はサイズを従来のものと
同じとすると、「延時間が従来のものに比べて長くなる
。

また、基板２１．２２が夫々一の入出力端子３４．３４
ａを有するため、遅延線パターン２６゜２６ａの接続は
一個所で足り、遅延素子２０は、従来の二四所のものに
比べて、組立作業性が良く且つ信頼性が高い。

第６図は第１．第２の基板２１．２２の基板取りを説明
する図である。

第１．第２の基板セラミック元基板４０に第６図に示す
ように合理的に基板取りされる。第６図中、第４図、第
５図に示す構成部分と同一部分には同一符号を示す。

中央の円形孔４１を中心に一の対角線方向に位置する一
対の基板のうち、一の基板４２が第１の基板２１を構成
し、別の基板４３が第２の基板２２を構成する。別の対
角線方向に位置する一対の基板のうち、一の基板４４が
第１の基板２１を構成し、別の基板４５が第２の基板２
２を構成する。

円形孔４１が切除部２４．２４ａを構成する。

第７図は本発明の第２実施例の分布定数型遅延素子５０
を示す。

この遅延素子５０は切除部５１．５１ａが三角形状であ
る以外は、前記第１実施例の遅延素子２０と同じ構成で
あり、第７図中、第１図に示ず構成部分と対応する部分
には同一符号を付し、ぞの説明は省略する。

遅延素子５０は、第８図に示す第１の基板５２の裏面に
、第９図に示す第２の基板５３を矢印５４で示すように
１８０度回動させて貼り合わせた構成である。

基板５２．５３は第１０図に示すように基板取りされる
。

基板５５が第１の基板５２を構成し、基板５６が第２の
基板５３を構成する。中心の菱形の孔５７が上記の切除
部５１．５１ａを形成する。

〔発明の効果〕

以上説明した様に、本発明によれば、アース端子の接続
固定場所を確保し１ツると共に遅延線パターンの長さを
長くとることが出来、従って、同じ遅延時間特性のもの
を、従来のものに比べて小型に構成することが出来る。

また逆に＋ｌｌスズ同じであれば、従来のものより遅延
時間を長くすることが出来る。

また、第１．第２の基板は同一の基板より基板取りされ
たものであるため、別々の基板より基板取りする場合に
比べて製造が簡単となり、製造コストが安価となる。

【図面の簡単な説明】

第１図は本発明の第１実施例になる遅延素子の斜視図、 第２図は第１図の遅延素子の側面図、 第３図は第１図の遅延素子の裏側よりみた斜視図、 第４図は第１の基板の斜視図、 第５図は第２の基板の斜視図、 第６図は基板取りを説明する図、 第７図は本発明の第２実施例になる遅延素子の斜視図、 第８図は第１の基板の斜視図、 第９図は第２の基板の斜視図、 第１０図は基板取りを説明する図、 第１１図は従来の遅延素子の斜視図、 第１２図は第１１図の遅延素子の裏側よりみた斜視図、 第１３図は第１１図の遅延素子の側面図、第１４図は第
１の基板の斜視図、 第１５図は第２の基板の斜視図である。 図において、 ２０．５０は分布定数型遅延素子、 ２１．５２は第１の基板、 ２２．５３は第２の基板、 ２３はセラミック基板本体、 ２４は切除部、 ２５は表面、 ２６は遅延線パターン、 ２７は裏面、 ２８はアースパターン、 ２９．３０はパッド、 ３１は上辺、 ３２は中心線、 ３３は底辺、 ３４は入出力端子、 ３５はアース端子、 皿！Ｐ千徂収型影１子 ＠　１　図 フｎ ３７はストラップ、 ４０はセラミック元基板、 ４１は中心円形孔、 ４２〜４５．５５．５６は基板、 ５ｏは分布定数型遅延素子、 ５７は中心菱形孔 を示す。

Claims (2)

【特許請求の範囲】
1. （１）底辺（３３）側の一の角部を切除された形状の基
   板本体（２３）と、この表面（２５）の遅延線パターン
   （２６）と、この裏面（２７）のアースパターン（２８
   ）とよりなる第１の基板（２１）と、底辺（３３ａ）側
   の一の角部を切除された形状の基板本体（２３ａ）と、
   この表面（２５ａ）の遅延線パターン（２６ａ）と、こ
   の裏面（２７ａ）のアースパターン（２８ａ）とよりな
   る第２の基板（２２）とが、各切除部（２４，２４ａ）
   より他の基板のうち底辺の切除された側とは反対側の角
   部のアースパターン（２８ａ，２８）が露出する向きで
   上記アースパターン同志を突き合わせて貼り合わされ、
   且つアース端子（３５，３５ａ）が上記切除部（２４ａ
   ，２４）に露出している部分のアースパターン（２８，
   ２８ａ）に接続されて固定されてなる構成としたことを
   特徴とする遅延素子。
2. （２）底辺（３３）側の一の角部を切除された形状の基
   板本体（２３）と、この表面（２５）の遅延線パターン
   （２６）と、この裏面（２７）のアースパターン（２８
   ）とよりなる第１の基板（２１）と、底辺（３３ａ）側
   の一の角部を切除された形状の基板本体（２３ａ）と、
   この表面（２５ａ）の遅延線パターン（２６ａ）と、こ
   の裏面（２７ａ）のアースパターン（２８ａ）とよりな
   る第２の基板（２２）とを、同一の基板より夫々上記切
   除部（２４，２４ａ）が相対向するようにして一の対角
   線上の位置より基板取りし、 上記第１の基板（２１）と第２の基板（２２）とを、各
   切除部（２４，２４ａ）より他の基板のうち底辺の切除
   された側とは反対側の角部のアースパターン（２８ａ，
   ２８）が露出する向きで上記アースパターン同志を突き
   合わせて貼り合わし、 アース端子（３５，３５ａ）を上記切除部 （２４ａ，２４）に露出している部分のアースパターン
   （２８，２８ａ）に接続させて固定すことを特徴とする
   遅延素子の製造方法。