JPH0242755A - 半導体集積回路のパッケージ - Google Patents
半導体集積回路のパッケージInfo
- Publication number
- JPH0242755A JPH0242755A JP19293588A JP19293588A JPH0242755A JP H0242755 A JPH0242755 A JP H0242755A JP 19293588 A JP19293588 A JP 19293588A JP 19293588 A JP19293588 A JP 19293588A JP H0242755 A JPH0242755 A JP H0242755A
- Authority
- JP
- Japan
- Prior art keywords
- package
- pins
- lsi chips
- types
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 abstract description 8
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のパッケージに関するものであ
る。
る。
従来、半導体集積回路のパッケージは第３図（ａ）。
（ｂ）に示すように、パッケージの基板１の表面に１個
のマウント部２が設けられ、その裏面にピン３゜３・・
・が植設されている。前記マウント部２のポンディング
パッドの数及びピン３の本数は種類の異なるＬＳＩチッ
プを共通に搭載する関係上、ＬＳＩチップの電極の数よ
り多口に設けられており、ＬＳＩチップを搭載した際に
、使用されないで余っているピンが存在する。
のマウント部２が設けられ、その裏面にピン３゜３・・
・が植設されている。前記マウント部２のポンディング
パッドの数及びピン３の本数は種類の異なるＬＳＩチッ
プを共通に搭載する関係上、ＬＳＩチップの電極の数よ
り多口に設けられており、ＬＳＩチップを搭載した際に
、使用されないで余っているピンが存在する。
しかし、このようなパッケージでは十分にパッケージの
入出力ピンが活用されなかったり、システムを作り上げ
る場合には複数個必要となる。従って、パッケージの数
が増えコストアップとなり、配線パターンが複雑になっ
ていた。
入出力ピンが活用されなかったり、システムを作り上げ
る場合には複数個必要となる。従って、パッケージの数
が増えコストアップとなり、配線パターンが複雑になっ
ていた。
本発明の目的は前記課題を解決した半導体集積回路のパ
ッケージを提供することにある。
ッケージを提供することにある。
上述した従来のパッケージに対し、本発明はＬＳＩチッ
プを２つ以上搭載可能であるという相違点を有する。
プを２つ以上搭載可能であるという相違点を有する。
前記目的を達成するため、本発明に係る半導体集積回路
のパッケージにおいては、複数の入出力ピンを有するパ
ッケージの基板に、相互間が電気的に接続された２種以
上のＬＳＩチップを有するものである。
のパッケージにおいては、複数の入出力ピンを有するパ
ッケージの基板に、相互間が電気的に接続された２種以
上のＬＳＩチップを有するものである。
以下、本発明の実施例を図により説明する。
（実施例１）
第１図（ａ）は本発明の実施例１を示す表面図、第１図
（ｂ）は同裏面図である。
（ｂ）は同裏面図である。
図において、本発明はパッケージの基板１の表面と裏面
とを利用して、相互間が電気的に接続された２種のＬＳ
Ｉチップ４ａ 、 ４ｂをそれぞれ搭載する２個のマウ
ント部２ａ、２ｂを設け、かつ基板１の裏面に、複数の
ピン３，３・・・を植設したものである。
とを利用して、相互間が電気的に接続された２種のＬＳ
Ｉチップ４ａ 、 ４ｂをそれぞれ搭載する２個のマウ
ント部２ａ、２ｂを設け、かつ基板１の裏面に、複数の
ピン３，３・・・を植設したものである。
実施例において、ピン３，３・・・に電気的に接続され
たマウント部２ａ、２ｂの各ボンディングバットとＬＳ
Ｉチップ４ａ、４ｂの電極とをボンディングすることに
より、各マウント部２ａ 、 ２ｂに種類の異なるＬＳ
Ｉチップ４ａ、 ４ｂを搭載する。
たマウント部２ａ、２ｂの各ボンディングバットとＬＳ
Ｉチップ４ａ、４ｂの電極とをボンディングすることに
より、各マウント部２ａ 、 ２ｂに種類の異なるＬＳ
Ｉチップ４ａ、 ４ｂを搭載する。
（実施例２）
第２図は本発明の実施例２を示す斜視図である。
本実施例はパッケージの基板の表面を利用して２種のＬ
ＳＩチップ４ａ 、 ４ｂを搭載したものである。その
他の構成は実施例１と同じである。
ＳＩチップ４ａ 、 ４ｂを搭載したものである。その
他の構成は実施例１と同じである。
尚、各実施例では２種のＬＳＩチップを搭載したが２以
上であれば、その搭載の個数は限定されるものではない
。
上であれば、その搭載の個数は限定されるものではない
。
以上説明したように本発明によれば、１個のパッケージ
に複数種のＬＳＩチップを搭載するため、基板に設けた
ピンの有効利用を図ることができるばかりでなく、シス
テムを作り上げる場合にパッケージ数を少なくできる。
に複数種のＬＳＩチップを搭載するため、基板に設けた
ピンの有効利用を図ることができるばかりでなく、シス
テムを作り上げる場合にパッケージ数を少なくできる。
さらに、パッケージ数が少ないために、パッケージ相互
間の配線パターンを簡素化でき、これに伴いＬＳＩチッ
プをより速い応答性のもとに駆動できる効果を有する。
間の配線パターンを簡素化でき、これに伴いＬＳＩチッ
プをより速い応答性のもとに駆動できる効果を有する。
第１図（ａ）は本発明の実施例１におけるパッケージ（
ＰＧＡ）を示す表面図、（ｂ）は同裏面図、第２図は本
発明の実施例２におけるパッケージ（ＤＩＰ）を示す斜
視図、第３図（ａ）は従来のパッケージ（ＰＧＡ）を示
す表面図、（ｂ）は同裏面図である。 １・・・パッケージの基板 ２ａ、２ｂ・・・マウント
部３・・・ピン ４ａ、４ｂ・・・ＬＳ
Ｉチップ（，２） ＜ｂ＞ 第１図 ２人 第３図 第２図
ＰＧＡ）を示す表面図、（ｂ）は同裏面図、第２図は本
発明の実施例２におけるパッケージ（ＤＩＰ）を示す斜
視図、第３図（ａ）は従来のパッケージ（ＰＧＡ）を示
す表面図、（ｂ）は同裏面図である。 １・・・パッケージの基板 ２ａ、２ｂ・・・マウント
部３・・・ピン ４ａ、４ｂ・・・ＬＳ
Ｉチップ（，２） ＜ｂ＞ 第１図 ２人 第３図 第２図
Claims (1)
- （１）複数の入出力ピンを有するパッケージの基板に、
相互間が電気的に接続された２種以上のＬＳＩチップを
有することを特徴とする半導体集積回路のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19293588A JPH0242755A (ja) | 1988-08-02 | 1988-08-02 | 半導体集積回路のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19293588A JPH0242755A (ja) | 1988-08-02 | 1988-08-02 | 半導体集積回路のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242755A true JPH0242755A (ja) | 1990-02-13 |
Family
ID=16299448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19293588A Pending JPH0242755A (ja) | 1988-08-02 | 1988-08-02 | 半導体集積回路のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976639A (en) * | 1995-01-11 | 1999-11-02 | Anelva Corporation | Black matrix laminated film and reactive sputtering apparatus |
-
1988
- 1988-08-02 JP JP19293588A patent/JPH0242755A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976639A (en) * | 1995-01-11 | 1999-11-02 | Anelva Corporation | Black matrix laminated film and reactive sputtering apparatus |
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