JPH0350748A - 半導体装置 - Google Patents

半導体装置

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JPH0350748A
JPH0350748A JP18539089A JP18539089A JPH0350748A JP H0350748 A JPH0350748 A JP H0350748A JP 18539089 A JP18539089 A JP 18539089A JP 18539089 A JP18539089 A JP 18539089A JP H0350748 A JPH0350748 A JP H0350748A
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JP
Japan
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chip
bare chip
printed wiring
semiconductor device
wiring board
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Application number
JP18539089A
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Teruhiko Wakabayashi
輝彦 若林
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、特に印刷配線板に直接電気的接続をする半導
体装置に関する。
［従来の技術］ 従来技術における半導体装置の構造は第２図に示すよう
な３種類の構造が代表的なものであったすなわち、半導
体集積回路素子（以下ベアチップと称す）の電極と印刷
配線板のリードとの接続方式が、第２図（α）はワイヤ
ポンディング方式によるもので、１はベアチップ、２は
印刷配線板３はワイヤである。第２図（ｂ）はフリップ
チップポンディング方式によるもので、４はバンプであ
る。第２図＜ｃ＞はテープキャリアにおけるギヤングポ
ンディング方式によるもので、６は金属リードである。
以上のようにペアチップの電極とリードとの接続は例え
ば３ｆ］！類のうちいづれか一つの方式で接続されるも
のであった。
［発明が解決しようとする脈題］ しかし、前述の従来技術では、例えばベアチップ実装方
式は、ベアチップ上の電極（以下、パッドと称する）す
べてを同一の方式で実装するという考え方に基づいてお
り、この考え方にたつかぎす、ペアチップの集積度とペ
アチップの実装の集積度の差は開く一方である。すなわ
ち、ベアチップ自身の集積度があがってもその実装に関
する集積度が追随できないため、高密度実装の点から問
題があった。従来の方式別に述べるなら、ワイヤボンデ
ィング方式及びテープキャリア方式においては、パッド
をペアチップ上面の外周部にのみ配ｄしなげればならな
いので、高密度化に対応してパッドの最小限必要なボン
ディングピッチに限界があることおよびリードの、リー
ドピッチがパッドの高密度化に対応して確保できないの
で、自ずと実装密度に限界がでて（るという課題を有す
る又、クリップチップにおいてはパッド自体は必ずしも
外周に配置せず中央部にまで配置できるので高密度化が
可能であるが印刷配線板の回路パターンピッチ制約の点
から実装密度に限界を生ずるという課題を有する。
そこで本発明は、このような問題を解決しようとするも
のであり、その目的とするところは実装の高密度化に対
応できる半導体装置を提供するところにある。
［課題を解決するための手段］ 本発明の半導体装置は、ペアチップが少な（とも２種類
の方法を用いて印刷配線板に電気的に接続されているこ
とを特徴とする。
［実施例］ １、第１図（α）は本発明の一実施例におけるテープキ
ャリア方式とワイヤボンディング方式の２つの方法を組
み合わせてペアチップを実装した斜視図を示す。１はペ
アチップ、２はＰＷＢ、ｉはワイヤ、４は金属リード、
５は電極パターン、６はパッドである。
実装の方法は、まずペアチップ１の外周パッド部をギヤ
ングボンディングにて金属リード４と一括ボンディング
し、次に、ペアチップ１の裏面にバックアップ用治具を
セットした後、同チップの内周側バンドとＰＷＢ２の電
極をワイヤボンディングしたものである。
なお第１図（ｂ）は（α）の断面図を示す。
第３図は、他の実施例を示す断面図である。片面にバン
プ６＞反対面にポンディングパッド７をもつペアチップ
１を、はじめに、バンブ６の面を印刷配線板２に一括ボ
ンディングし、次に、ベア。
チップ１の上面のパッド６をワイヤ３によるワイヤボン
ディングにて印刷配線板２と接続した構造を示す。
［発明の効果］ 以上述べた本発明によれば、個々の方式では限界のあっ
た実装密度を２種類以上の異なる実装方式を用いてペア
チップを実装することで、１劇的に実装密度をあげるこ
とができる。
【図面の簡単な説明】
第１図（α）は本発明の実施例におけるワイヤボンディ
ング方式とテープキャリア方式を用いてペアチップを実
装した斜視図、第１図（ｂ）はその断面図。 第２図は従来の技術によるベアチップ実装の代表例を示
す断面図であり、（α）はワイヤボンディング方式によ
る半導体装置を示す断面図、（ｈ）は７リツプチツプボ
ンデイング方式による半導体装置を示す断面図、（Ｃ）
はテープキャリア方式による半導体装置の断面図。 第３図は本発明の他の実施例を示す断面図。 １・・・・・・・・・ペアチップ ２・・・・・・・・・印刷配線板 ３・・・・・・・・・ワイヤ ４・・・・・・・・・金属リード ５・・・・・・・・・電極パターン ６・・・・・・・・・パッド ７　・・・　・・・　・・・　ノ（ン　プ８・・・・・
・・・・金属リード 以上

Claims (1)

    【特許請求の範囲】
  1. 半導体集積回路素子が少なくとも２種類の方法を用いて
    印刷配線板に電気的に接続されていることを特徴とする
    半導体装置。
JP18539089A 1989-07-18 1989-07-18 半導体装置 Pending JPH0350748A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18539089A JPH0350748A (ja) 1989-07-18 1989-07-18 半導体装置

Applications Claiming Priority (1)

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JP18539089A JPH0350748A (ja) 1989-07-18 1989-07-18 半導体装置

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Publication Number Publication Date
JPH0350748A true JPH0350748A (ja) 1991-03-05

Family

ID=16169974

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JP18539089A Pending JPH0350748A (ja) 1989-07-18 1989-07-18 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222594A (ja) * 1995-02-14 1996-08-30 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222594A (ja) * 1995-02-14 1996-08-30 Nec Corp 半導体装置

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