JPS60189945A - チツプキヤリア - Google Patents
チツプキヤリアInfo
- Publication number
- JPS60189945A JPS60189945A JP4626384A JP4626384A JPS60189945A JP S60189945 A JPS60189945 A JP S60189945A JP 4626384 A JP4626384 A JP 4626384A JP 4626384 A JP4626384 A JP 4626384A JP S60189945 A JPS60189945 A JP S60189945A
- Authority
- JP
- Japan
- Prior art keywords
- external connection
- electrode pattern
- face
- connection electrodes
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、基体板面に電極パターンと外部接続電極が
形成されてあり、この面上に半導体チップが装着される
ようにした。チップキャリアに関する。
形成されてあり、この面上に半導体チップが装着される
ようにした。チップキャリアに関する。
従来のチップキャリアでは、半導体チップの装着はフェ
ースアップ方法、すなわち、ダイボンディング後ワイヤ
ボンディングする方法が多く採用されており、セラミッ
クの三層構造からなる基体が多用されている。
ースアップ方法、すなわち、ダイボンディング後ワイヤ
ボンディングする方法が多く採用されており、セラミッ
クの三層構造からなる基体が多用されている。
この従来のチップキャリア、第１図に斜視図で示すよう
になっていた。（１）はチップキャリアであり、次のよ
うに構成されている。（２）はセラミックの三層構造か
らなる基体、（３）は基体（２）の内方に形成された接
続用の電極パターン、（４）はこれらの電極パターン（
３）にそれぞれ接続され、基体（２）の側辺に半円に埋
められて形成された多数の外部接続電極である。
になっていた。（１）はチップキャリアであり、次のよ
うに構成されている。（２）はセラミックの三層構造か
らなる基体、（３）は基体（２）の内方に形成された接
続用の電極パターン、（４）はこれらの電極パターン（
３）にそれぞれ接続され、基体（２）の側辺に半円に埋
められて形成された多数の外部接続電極である。
このチップキャリア（１）の上部内に半導体チップ（５
）がダイボンディングされ、各電極ノくターン（３）の
電極部に金属細線（６）によりワイヤボンディングされ
る。
）がダイボンディングされ、各電極ノくターン（３）の
電極部に金属細線（６）によりワイヤボンディングされ
る。
このように、半導体チップ（５）が装着されたチップキ
ャリア（１）は、拡２図に示すように、絶縁基板（７）
上に載せられる。絶縁基板（７）上面に形成されである
各配線電極（８）に、各外部接続電極（４）をはんだ付
は接続する。（９）はチップキャリア（１）上面に接着
されたカバーである。
ャリア（１）は、拡２図に示すように、絶縁基板（７）
上に載せられる。絶縁基板（７）上面に形成されである
各配線電極（８）に、各外部接続電極（４）をはんだ付
は接続する。（９）はチップキャリア（１）上面に接着
されたカバーである。
上記従来のチップキャリア（１）は、基体（２）が三層
構造であり、電極パターン（３）や外部接続電極（４）
の形成が複雑で１価格が高くなっていた。また、半導体
チップ（５）の装着はフェースアップ方法で、ワイヤボ
ンディングによっており、フェースダウン方法に比べ信
頼性が低く、作業性もよくなかった。
構造であり、電極パターン（３）や外部接続電極（４）
の形成が複雑で１価格が高くなっていた。また、半導体
チップ（５）の装着はフェースアップ方法で、ワイヤボ
ンディングによっており、フェースダウン方法に比べ信
頼性が低く、作業性もよくなかった。
このように、フェースアップ方法専用であり、フェース
ダウン方法の要求には応じられなかった。
ダウン方法の要求には応じられなかった。
そのうえ、絶縁基板（７）上にチップキャリア（１）を
塔載すると、双方のすき間がほとんどないため、取付時
のはんだ付けの余分な残留はんだやフラックス残りなど
のたまりが生じやすく、各電極部間の絶縁上の問題が生
じていた。
塔載すると、双方のすき間がほとんどないため、取付時
のはんだ付けの余分な残留はんだやフラックス残りなど
のたまりが生じやすく、各電極部間の絶縁上の問題が生
じていた。
この発明け、上記従来のものの欠点をなくするもので、
基体板の一面に７エースアツプ用の電極パターンと外部
接続用電極とを形成し、他面に７エースダウン用の電極
パターンと外部接続用電極とを形殺し、側辺には両面の
対応する双方の外部接続用電極を挾付は接続し暇吋は足
部が下方に延びた取付はリードをそれぞれ取付けるよう
にし、一種類のチップキャリアにより、半導体チップを
フェースアップとフェースダウンのいづれかの方法を選
択して装着することができ、適当とする方法に即応され
、 価格が低減され、絶縁基板への取付けも、双方間に十分
な間隔ができ、残留はんだなどの問題が解消されるチッ
プキャリアを提供することを目的としている。
基体板の一面に７エースアツプ用の電極パターンと外部
接続用電極とを形成し、他面に７エースダウン用の電極
パターンと外部接続用電極とを形殺し、側辺には両面の
対応する双方の外部接続用電極を挾付は接続し暇吋は足
部が下方に延びた取付はリードをそれぞれ取付けるよう
にし、一種類のチップキャリアにより、半導体チップを
フェースアップとフェースダウンのいづれかの方法を選
択して装着することができ、適当とする方法に即応され
、 価格が低減され、絶縁基板への取付けも、双方間に十分
な間隔ができ、残留はんだなどの問題が解消されるチッ
プキャリアを提供することを目的としている。
第３図はこの発明の一実施例によるチップキャリアの一
面側を示す斜視図である。αＯはチップキャリア、α０
は単層のセラミック板などからなる基体板である。この
基体板０ηの一面上には、中央にダイパッド０２．この
外方に電極パターンＱ３ 、周辺側に多数の外部接続電
極Ｑ４が形成されていて、半導体チップがフェースアッ
プ装着できるようにしてｂる。こうして、半導体チップ
がダイパッド（２）上に固着され、電極パターンα］の
電極部にワイヤボン−ディングされるようにしている。
面側を示す斜視図である。αＯはチップキャリア、α０
は単層のセラミック板などからなる基体板である。この
基体板０ηの一面上には、中央にダイパッド０２．この
外方に電極パターンＱ３ 、周辺側に多数の外部接続電
極Ｑ４が形成されていて、半導体チップがフェースアッ
プ装着できるようにしてｂる。こうして、半導体チップ
がダイパッド（２）上に固着され、電極パターンα］の
電極部にワイヤボン−ディングされるようにしている。
このチップキャリアαＯの他面側を第４図に示す。
基体板０１）の他面上には、フェースダウン用電極パタ
ーンＱ６ 、周辺側に多数の外部接続電極Ｏｅが形成さ
れている。こうして、半導体チップが電１ ハターン（
１Ｇの電極部上に７リツプチツプボンデイングされるよ
うにしている。これら各外部接続電極ＯＱと上記各外部
接続電極Ｑ荀とは、それぞれ同種のものが表裏に対応す
る位置に配設しである。
ーンＱ６ 、周辺側に多数の外部接続電極Ｏｅが形成さ
れている。こうして、半導体チップが電１ ハターン（
１Ｇの電極部上に７リツプチツプボンデイングされるよ
うにしている。これら各外部接続電極ＯＱと上記各外部
接続電極Ｑ荀とは、それぞれ同種のものが表裏に対応す
る位置に配設しである。
上記チップキャリアαＯの側辺部には各対応する外部接
続電極αく、αＱを挾付け、はんだ接続された多数の取
付はリード０η（第５図に示す）が設けられる。
続電極αく、αＱを挾付け、はんだ接続された多数の取
付はリード０η（第５図に示す）が設けられる。
上記チップキャリアαＯに半導体チップを装着し。
絶縁基板上に取付けた状態を第５図及び＠６図に示す。
第５図はフェースアップ装着の場合で、基体板０］）の
−面上に半導体チップ（５）をダイボンディングし、ワ
イヤボンディングを施して装着している。基体板０１）
に固着された取付はリードα力は、取付は足部（１’７
ａ）が下方に延ばされており、絶縁基板（７）からチッ
プキャリア００が十分間隔を保つようにしている。絶縁
基板（７）上の各配線電極（８）上に各取付はリードα
ηをはんだ接続し、チップキャリア００を取付けている
。０ねは半導体チップ（５）部を囲い。
−面上に半導体チップ（５）をダイボンディングし、ワ
イヤボンディングを施して装着している。基体板０１）
に固着された取付はリードα力は、取付は足部（１’７
ａ）が下方に延ばされており、絶縁基板（７）からチッ
プキャリア００が十分間隔を保つようにしている。絶縁
基板（７）上の各配線電極（８）上に各取付はリードα
ηをはんだ接続し、チップキャリア００を取付けている
。０ねは半導体チップ（５）部を囲い。
基体板０９面に固着されたカバーである。
拍６図はフェースダウン装着の場合を示し、基体板αＤ
の他面側に半導体チップ（５）をフリップチッズボンデ
イングし、カバー（至）を固着している。このように、
半導体チップ（５）側を下方にした状態にし５基体板α
Ｄの側辺部に各取付はリード（１７）を配設し、絶縁基
板（７）上の配線電極（８）上にはんだ付は取付けして
いる。取付けり一ド０ηのｅ付は足部（１７ａ）は、カ
バーαｅが絶縁基板（７）から間隔を保つように。
の他面側に半導体チップ（５）をフリップチッズボンデ
イングし、カバー（至）を固着している。このように、
半導体チップ（５）側を下方にした状態にし５基体板α
Ｄの側辺部に各取付はリード（１７）を配設し、絶縁基
板（７）上の配線電極（８）上にはんだ付は取付けして
いる。取付けり一ド０ηのｅ付は足部（１７ａ）は、カ
バーαｅが絶縁基板（７）から間隔を保つように。
長く延ばされている。
以上のように、この発明によれば、基体板の一面にフェ
ースアップ用の電極パターンと外部接続用電極とを形成
し、他面にフェースダウン用の電極パターンと外部接続
用電極とを形成し、基体板の側辺部に、取付は足部が下
方に延びた多数の取付はリードを配設し、上記両面の各
外部接続電極を挾付は接続したので、一種類のチップキ
ャリアにより半導体チップを７エースアツプとフェース
ダウンのいづれの方法でも適当に選択して装着すること
ができ１価格が低減され、また、残留はんだなどによる
問題がなくされる。
ースアップ用の電極パターンと外部接続用電極とを形成
し、他面にフェースダウン用の電極パターンと外部接続
用電極とを形成し、基体板の側辺部に、取付は足部が下
方に延びた多数の取付はリードを配設し、上記両面の各
外部接続電極を挾付は接続したので、一種類のチップキ
ャリアにより半導体チップを７エースアツプとフェース
ダウンのいづれの方法でも適当に選択して装着すること
ができ１価格が低減され、また、残留はんだなどによる
問題がなくされる。
＠１図は従来のチップキャリアを示す半導体チップを装
着した状態の斜視図、第２図は第１図のチップキャリア
を絶縁基板上に吹付けた状態を示す概要正面図、第３図
はこの発明の一実施例によるチップキャリアを示す取付
はリードは固着していない状態の一面側の斜視図、第４
図は第３図のチップキャリアの他面側の斜視図、第５図
は第３図のチップキャリアに半導体チップをフェースア
ップ装着し取付はリードを固着し絶縁基板上に取付けた
状態の正面断面図、第６図は第３図のチップキャリアに
半導体チップをフェースダウン装着し取付はリードを固
着し絶縁基板上に吹付けた状態の正面断面図である。 ５・・・半導体チップ、７・・・絶縁基板、８・・配線
電極、ｌＯ・・・チップキャリア、 １１・・・基体板
、１２・・・ダイパッド、１３・・・フェースアップ用
電極パターン、１４・・・外部接続電極、１５・・・フ
ェースダウン用電極パターン、１６・・・外部接続電極
、１７・・・取付はリード、ｌ’ｉ’ａ・・・取付は足
部 なお、図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄
着した状態の斜視図、第２図は第１図のチップキャリア
を絶縁基板上に吹付けた状態を示す概要正面図、第３図
はこの発明の一実施例によるチップキャリアを示す取付
はリードは固着していない状態の一面側の斜視図、第４
図は第３図のチップキャリアの他面側の斜視図、第５図
は第３図のチップキャリアに半導体チップをフェースア
ップ装着し取付はリードを固着し絶縁基板上に取付けた
状態の正面断面図、第６図は第３図のチップキャリアに
半導体チップをフェースダウン装着し取付はリードを固
着し絶縁基板上に吹付けた状態の正面断面図である。 ５・・・半導体チップ、７・・・絶縁基板、８・・配線
電極、ｌＯ・・・チップキャリア、 １１・・・基体板
、１２・・・ダイパッド、１３・・・フェースアップ用
電極パターン、１４・・・外部接続電極、１５・・・フ
ェースダウン用電極パターン、１６・・・外部接続電極
、１７・・・取付はリード、ｌ’ｉ’ａ・・・取付は足
部 なお、図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄
Claims (1)
- 絶縁材からなる基体板、この基体板の一面圧形成された
。半導体チップをフェースアップ装着されるようにした
電極パターンと、周辺側の多数の外部接続側り上記基体
板の他面に形成された、半導体チップをフェースダウン
装着されるようにした電極パターンと１周辺側の多数の
外部接続電極、及び上記基体板の側辺部に縦方向に配置
され、上記両面の各外部接続用電極をそれぞれ挾付けは
んだ付は固着され、下方に取付は足部が延ばされてあり
、絶縁基板上に取付は接続され上記基体板が絶縁基板か
ら所定の間隔を保たれるようにした多数の取付用リード
を備えたチップキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626384A JPS60189945A (ja) | 1984-03-09 | 1984-03-09 | チツプキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626384A JPS60189945A (ja) | 1984-03-09 | 1984-03-09 | チツプキヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189945A true JPS60189945A (ja) | 1985-09-27 |
Family
ID=12742318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4626384A Pending JPS60189945A (ja) | 1984-03-09 | 1984-03-09 | チツプキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5454160A (en) * | 1993-12-03 | 1995-10-03 | Ncr Corporation | Apparatus and method for stacking integrated circuit devices |
-
1984
- 1984-03-09 JP JP4626384A patent/JPS60189945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5454160A (en) * | 1993-12-03 | 1995-10-03 | Ncr Corporation | Apparatus and method for stacking integrated circuit devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5637828A (en) | High density semiconductor package | |
| US6297547B1 (en) | Mounting multiple semiconductor dies in a package | |
| KR960015868A (ko) | 적층형 패키지 및 그 제조방법 | |
| JPS63128736A (ja) | 半導体素子 | |
| JPH03169062A (ja) | 半導体装置 | |
| JP2001156251A (ja) | 半導体装置 | |
| JPH038352A (ja) | 半導体装置 | |
| JPH0582582A (ja) | 半導体装置 | |
| JPS60189945A (ja) | チツプキヤリア | |
| JPH0521698A (ja) | 半導体装置 | |
| JPS58218130A (ja) | 混成集積回路 | |
| JPH0461152A (ja) | 半導体装置 | |
| JP3942495B2 (ja) | 半導体装置 | |
| JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JPH0451056B2 (ja) | ||
| JP2871575B2 (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
| JP3965767B2 (ja) | 半導体チップの基板実装構造 | |
| JPH0350748A (ja) | 半導体装置 | |
| JPH01206660A (ja) | リードフレームおよびこれを用いた半導体装置 | |
| JP2802959B2 (ja) | 半導体チップの封止方法 | |
| JPH06224369A (ja) | 半導体装置 | |
| JPS63141329A (ja) | Ｉｃパツケ−ジ | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 | |
| JPH10214934A (ja) | 半導体装置及びその製造方法 |