JPS6384128A - 混成集積回路装置 - Google Patents

混成集積回路装置

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JPS6384128A
JPS6384128A JP61228460A JP22846086A JPS6384128A JP S6384128 A JPS6384128 A JP S6384128A JP 61228460 A JP61228460 A JP 61228460A JP 22846086 A JP22846086 A JP 22846086A JP S6384128 A JPS6384128 A JP S6384128A
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JP
Japan
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chip
thick film
bonding
integrated circuit
substrate
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Application number
JP61228460A
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Akio Hirakawa
平川　明夫
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、厚膜集積回路の半導体チップの実装の高密
度化がはかれるようにした混成ａｍ回路装置に関するも
のである。
（従来の技術） 第３図ｆｆ１ｌは従来の厚膜集積回路の半導体チップ搭
載構造を示す斜視図であり、第３図（ｂｌはその断面図
である。この第３図（ａ）、第３図（ｂｌの両図におい
て、ワイヤボンディング用ＩＣ１はボンディングワイヤ
２により厚膜回路基板６上にワイヤボンディングされて
いるとともに、ダイスボンディング部３でダイスボンデ
ィングされている。
また、フリップチップＩＣ４はハンダ電場部５でハンダ
付けされている。なお、７はチップコートである。
次に、ワイヤボンディング用ＩＣＩとフリップチップＩ
Ｃ４の厚膜回路基板６への搭載順序について説明する。
まず、第１に厚膜回路基板６にフリップチップＩＣ４を
リフローまたはボンディング装置により、厚膜回路基板
へ搭載を行なう。
次に、ワイヤボンディング用ＩＣのダイスボンディング
およびワイヤボンディングを行なう。次に７リツプチツ
プＩＣおよびワイヤボンディング用チップコートを行な
うものである。
また、特開昭６０−２５０６３９号公報に示すように、
小形のチップを大形のチップ上にマウントシ、厚膜回路
基板へ搭載するものである。
（発明が解決しようとする問題点） しかしながら、上記構造の実装方式では、近年の高密度
化にともない、単なる平面的な実装構造であること、ま
た、立体的実装構造において、大形のチップ上に小形の
チップを搭載し、厚膜回路基板へ搭載するものである。
このような構造では、第３図（ａ）、第３図［ｂｌに示
すように、厚膜基板６に対する部品（チップ）実装面積
が大きくなってしまうこと、従来立体構造においても、
ワイヤボンディング用ＩＣでの構造であるために、上部
チップが下部チップサイズを上回ることがなく、実装面
積が大きくなり、実装密度の高密度化、厚膜集積回路の
小型化が計れないという問題点があった。
この発明は、前記従来技術がもっている問題点のうち、
厚膜基板に半導体チップを搭載する場合に平面的実装構
造をとると、部品実装面積が大きくなり、高密度実装が
困難であるという問題点と、立体的実装構造においても
、小形チップを大形チップ上に搭載し、基板へ搭載する
構造では、基板に対し部品（チップ）実装面積が大きく
なってしまい、小型化にともなう高密度実装が困難であ
るという問題点について解決した混成集積回路装置を提
供するものである。
（問題点を解決するための手段） この発明は、混成集積回路装置において、Ｊｇ膜回路基
板へりフローまたはボンダで搭載されたフリップチップ
ＩＣと、このフリップチップＩＣの裏面において、ダイ
スボンディングして厚膜回路基板とボンディングされた
フリップチップＩＣと同サイズまたはそれ以上のサイズ
の所定の半導体ＩＣチップとを設けたものである。
（作　　用） この発明によれば、以上のように混成集積回路装置を構
成したので、最初に厚膜基板へフリップチップＩＣをリ
フローまたはボンダで搭載した後に、その裏面にワイヤ
ボンディングＩＣチップまたはビームリードＩＣチップ
、その他の半導体ＩＣチップをダイスボンディングした
後厚膜回路基板への接続を行なうようにし、したがって
、前記問題点を除去できる。
（実　謄　例） 以下、この発明の混成集積回路装置の実施例について図
面に基づき説明する。第１図（ａｔはその一実施例の斜
視図、第１図（ｂｌは第１図ｆａｌの断面図である。こ
の第１図（ａ）、第１図（ｂ）において、第３図（ａｌ
、第３図［ｂｌと同一部分には同一符号を付している。
第１図ｆａ）、第１図（ｂｌに示すように、厚膜回路基
板１９上へりフローまたはボンディング装置により、フ
リップチップＩＣ１４のハンダ電極部１５をハンダ付け
して搭載する。
次に、フリップチップＩＣ１４の裏面に、これとほぼ同
サイズまたは大きいサイズのワイヤボンディング用■Ｃ
１１をＡｇペースト、その他方法にてダイスボンディン
グ部１３でダイスボンディングを行なう。
次に、厚膜回路基板１９とワイヤボンディング用ＩＣＩ
Ｉのボンディングワイヤ１２のワイヤボンディングを行
なう。さらに、必要に応じてチップコート１８によるチ
ップコー１−を行なうものである。第２図（ａｌはこの
発明の第２の実施例を示す斜視図であり、この第２の実
施例の場合はワイヤボンディング用ＩＣ１１に代又てビ
ームリードＩＣ１６をフリップチップＩＣ１４上に搭載
する場合である。
すなわち、まず上記実施例と同様にして、厚膜回路基板
１９へ、リフローまたはボンディング装置により、フリ
ップチップＩＣ１４のハンダ電極部１５をハンダ付けし
て搭載する。
次に、フリップチップＩＣＩＩの裏面に、これとほぼ同
サイズまたは大きいサイズのビームリードＩＣのリード
部１６を熱圧着またはその他接続技術にて搭載を行う。
さらに、必要に応じてチップコート１８によりチップコ
ートを行なうものである。
以上のような立体実装構造をとることにより、半導体チ
ップの厚膜基板への高密度実装、厚膜集積回路の小型化
が計れるものである。
なお、上記第１の実施例では、フリップチップＩＣ１４
上にワイヤボンディング用ＩＣＩＩを搭載し、第２の実
施例では、ビームリードＩＣ１６を搭載する場合を例示
したが、その他の半導体ＩＣチッフ０（とも適用できる
乙とは言うまでもない・（発明の効果） 以上詳細に説明したように、この発明によれば、フリッ
プチップ■Ｃの裏面にそれと同サイズまたは大きいサイ
ズの所定の半導体ＩＣチップを搭載して立体的搭載構造
をとるようにしたので、チップ実装の高密度化が計れる
。
さらに、チップ上にチップを搭載することにより、チッ
プサイズが大きくなることによる熱膨張係数差による信
頼性の低下に対しても効果が期待できる。
【図面の簡単な説明】
第１図ｔａ＞はこの発明の混成集積回路装置の第１の実
施例の斜視図、第１図ｆｂｌは第１図（ａｌの断面図、
第２図［ａ）はこの発明の第２の実施例の斜視図、第２
図（ｂｌは第２図（ｎｌの断面図、第３図（ａｌは従来
の混成集積回路装置の斜視図、第３図（ｂ）は第３図（
ａ）の断面図である。 １１・・・ワイヤボンディング用ＩＣ，１２・・ボンデ
ィングワイヤ、１３　ダイスボンディング部、１４　°
フリップチップＩＣ，１５・・・ハンダ電極部、１６・
・ビームリードｒｃ、１７・・・リード部、１８・・・
チップコート、１９・・・厚膜回路基板。

Claims (1)

  1. 【特許請求の範囲】 （ａ）厚膜回路基板にリフローまたはボンデイング装置
    によりハンダ付けしてフリップチップＩＣを搭載し、 （ｂ）このフリップチップＩＣの裏面に所定の半導体Ｉ
    Ｃチップをダイスボンデイングして厚膜回路基板とボン
    デイングを行なう、 ことを特徴とする混成集積回路装置。
JP61228460A 1986-09-29 1986-09-29 混成集積回路装置 Pending JPS6384128A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
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US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package
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