JPH07249733A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07249733A JPH07249733A JP4166794A JP4166794A JPH07249733A JP H07249733 A JPH07249733 A JP H07249733A JP 4166794 A JP4166794 A JP 4166794A JP 4166794 A JP4166794 A JP 4166794A JP H07249733 A JPH07249733 A JP H07249733A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 LSI チップ搭載の半導体装置に関し, 狭ピッ
チ対応のバンプグリッドアレイでパッケージングする。 【構成】 １）チップ 7を搭載し, 表面に配線層 2が形
成された回路基板 1と，配線層の配線に接続するピン 3
と, ピンの先端を露出させて回路基板を覆う封止樹脂 8
と, ピンの先端に形成されたバンプ 4とを有する, ２）
配線層 2は配線と絶縁膜とが交互に積層されている,
３）半導体装置10と, 表面に該半導体装置をピン接続し
た回路基板11とを有し, 該回路基板は裏面に半導体装置
のピンに接続し，かつピン配列の異なったパッドが形成
されている, ４）チップ 7を搭載し,表面に配線層 2が
形成された回路基板 1と，回路基板に接続するセラミッ
ク回路基板12, 13と，セラミック回路基板の配線に接続
するピン 4と, ピンを露出して回路基板及びセラミック
回路基板を覆う封止樹脂 8とを有する。
チ対応のバンプグリッドアレイでパッケージングする。 【構成】 １）チップ 7を搭載し, 表面に配線層 2が形
成された回路基板 1と，配線層の配線に接続するピン 3
と, ピンの先端を露出させて回路基板を覆う封止樹脂 8
と, ピンの先端に形成されたバンプ 4とを有する, ２）
配線層 2は配線と絶縁膜とが交互に積層されている,
３）半導体装置10と, 表面に該半導体装置をピン接続し
た回路基板11とを有し, 該回路基板は裏面に半導体装置
のピンに接続し，かつピン配列の異なったパッドが形成
されている, ４）チップ 7を搭載し,表面に配線層 2が
形成された回路基板 1と，回路基板に接続するセラミッ
ク回路基板12, 13と，セラミック回路基板の配線に接続
するピン 4と, ピンを露出して回路基板及びセラミック
回路基板を覆う封止樹脂 8とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特
に，半導体装置の薄膜多層回路基板への外部端子の取り
出し構造に関する。
に，半導体装置の薄膜多層回路基板への外部端子の取り
出し構造に関する。
【０００２】近年, 高速信号処理を行うコンピュータに
おいて，複数個のLSI を配線する配線板として薄膜多層
回路基板が使用され始めている。そのため，従来例のよ
うにシリコン基板上に薄膜多層回路を形成し，シリコン
基板と熱膨張を合わせるために銅−タングステン（Ｃｕ
−Ｗ）板を貼りセラミックパッケージ内に搭載する構造
は，Ｃｕ−Ｗ板が高価であるため，モジュールの価格を
低減できないという欠点があった。しかし，このパッケ
ージ構造は，シリコンとＣｕ−Ｗの熱膨張係数の整合が
良いこと，Ｃｕ−Ｗの高熱伝導性及び気密封止が可能で
あることにより，信頼性と放熱性の優れた構造である。
おいて，複数個のLSI を配線する配線板として薄膜多層
回路基板が使用され始めている。そのため，従来例のよ
うにシリコン基板上に薄膜多層回路を形成し，シリコン
基板と熱膨張を合わせるために銅−タングステン（Ｃｕ
−Ｗ）板を貼りセラミックパッケージ内に搭載する構造
は，Ｃｕ−Ｗ板が高価であるため，モジュールの価格を
低減できないという欠点があった。しかし，このパッケ
ージ構造は，シリコンとＣｕ−Ｗの熱膨張係数の整合が
良いこと，Ｃｕ−Ｗの高熱伝導性及び気密封止が可能で
あることにより，信頼性と放熱性の優れた構造である。
【０００３】
【従来の技術】図５(A),(B) は従来例の構造の説明図で
ある。図６(A) は従来のセラミックPGA(Pin Grid Arra
y) のパッケージを用いた半導体装置を示す。図におい
て，51は基板でシリコン基板, 52はシリコン基板上に形
成された薄膜多層配線層, 53は実装されたLSI チップ,
54はＣｕ−Ｗ板付きセラミックパッケージ, 54A はセラ
ミックパッケージに取りつけられたピン, 54B はＣｕ−
Ｗ板, 55はメタルキャップ, 56は放熱フィンである。
ある。図６(A) は従来のセラミックPGA(Pin Grid Arra
y) のパッケージを用いた半導体装置を示す。図におい
て，51は基板でシリコン基板, 52はシリコン基板上に形
成された薄膜多層配線層, 53は実装されたLSI チップ,
54はＣｕ−Ｗ板付きセラミックパッケージ, 54A はセラ
ミックパッケージに取りつけられたピン, 54B はＣｕ−
Ｗ板, 55はメタルキャップ, 56は放熱フィンである。
【０００４】この構造では，薄膜多層回路を形成する下
地基板としてシリコン基板を使用しているため，機械的
に脆いのでセラミックパッケージ内に実装しなければな
らない。
地基板としてシリコン基板を使用しているため，機械的
に脆いのでセラミックパッケージ内に実装しなければな
らない。
【０００５】また, LSI チップから発生する熱は, 薄膜
多層配線層内に設けられたサーマルバイア(Thermal Vi
a) を通り, シリコン基板, Ｃｕ−Ｗ板, 放熱フィンへ
と放熱される。
多層配線層内に設けられたサーマルバイア(Thermal Vi
a) を通り, シリコン基板, Ｃｕ−Ｗ板, 放熱フィンへ
と放熱される。
【０００６】この構造で放熱性を考えると，シリコン基
板にＣｕ−Ｗや窒化アルミニウム(AlN) 等の高価な板を
シリコン基板に貼り合わせなければならない。図５(B)
は従来のプラスチックQFP(Quad Flat Package)を用いた
半導体装置を示す。図で，57はLSI チップを搭載した基
板, 58は外部導出ピン, 59は封止樹脂である。
板にＣｕ−Ｗや窒化アルミニウム(AlN) 等の高価な板を
シリコン基板に貼り合わせなければならない。図５(B)
は従来のプラスチックQFP(Quad Flat Package)を用いた
半導体装置を示す。図で，57はLSI チップを搭載した基
板, 58は外部導出ピン, 59は封止樹脂である。
【０００７】この場合, 多ピン化に対応するためには,
ピン58の配列はどうしても狭ピッチとなる。ピッチを縮
小しないで対応するにはバンプグリッドアレイ又はピン
グリッドアレイに対応しなければならない。
ピン58の配列はどうしても狭ピッチとなる。ピッチを縮
小しないで対応するにはバンプグリッドアレイ又はピン
グリッドアレイに対応しなければならない。
【０００８】
(1) セラミックPGA タイプのパッケージを用いる半導体
装置のように高価なＣｕ−Ｗ板やAlN 板等の熱伝導板を
用いないで, かつ, 狭ピッチ対応のバンプグリッドアレ
イでパッケージングすることを目的とする。
装置のように高価なＣｕ−Ｗ板やAlN 板等の熱伝導板を
用いないで, かつ, 狭ピッチ対応のバンプグリッドアレ
イでパッケージングすることを目的とする。
【０００９】(2) プラスチックQFP タイプのパッケージ
を用いる半導体装置において，パッケージのピン配列の
ピッチを縮小することなく, 狭ピッチ対応のバンプグリ
ッドアレイでパッケージングして多ピン化に対応するこ
とを目的とする。
を用いる半導体装置において，パッケージのピン配列の
ピッチを縮小することなく, 狭ピッチ対応のバンプグリ
ッドアレイでパッケージングして多ピン化に対応するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は， １）半導体チップ(7) を搭載し, 表面に配線層(2) が形
成された回路基板(1) と，該配線層(2) の配線に接続す
る外部導出用のピン(3）と, 該ピン(3）の先端を露出さ
せて該回路基板(1) を覆う封止樹脂(8) と, 該ピン(3）
の先端に形成された導電性材料からなるバンプ(4）とを
有する半導体装置，あるいは ２）前記配線層(2) は配線と絶縁膜とが交互に積層され
ている前記１記載の半導体装置，あるいは ３）半導体装置(10)と, 表面に該半導体装置(10)をピン
接続した回路基板(11)とを有し, 該回路基板(11)は裏面
に該半導体装置(10)のピンに接続し，かつ該半導体装置
(10)のピン配列とは異なった配列のパッドが形成されて
いる半導体装置，あるいは ４）半導体チップ(7) を搭載し, 表面に配線層(2) が形
成された回路基板(1) と，該回路基板(2) に接続するセ
ラミック回路基板(12, 13)と，該セラミック回路基板の
配線に接続するピン(4）と, 該ピン(4）を露出して該回
路基板(1) 及びセラミック回路基板(12, 13)を覆う封止
樹脂(8) とを有する半導体装置により達成される。
成された回路基板(1) と，該配線層(2) の配線に接続す
る外部導出用のピン(3）と, 該ピン(3）の先端を露出さ
せて該回路基板(1) を覆う封止樹脂(8) と, 該ピン(3）
の先端に形成された導電性材料からなるバンプ(4）とを
有する半導体装置，あるいは ２）前記配線層(2) は配線と絶縁膜とが交互に積層され
ている前記１記載の半導体装置，あるいは ３）半導体装置(10)と, 表面に該半導体装置(10)をピン
接続した回路基板(11)とを有し, 該回路基板(11)は裏面
に該半導体装置(10)のピンに接続し，かつ該半導体装置
(10)のピン配列とは異なった配列のパッドが形成されて
いる半導体装置，あるいは ４）半導体チップ(7) を搭載し, 表面に配線層(2) が形
成された回路基板(1) と，該回路基板(2) に接続するセ
ラミック回路基板(12, 13)と，該セラミック回路基板の
配線に接続するピン(4）と, 該ピン(4）を露出して該回
路基板(1) 及びセラミック回路基板(12, 13)を覆う封止
樹脂(8) とを有する半導体装置により達成される。
【００１１】
【作用】本発明では上記構造をとることにより，ピン配
列の狭ピッチ化が可能なバンプグリッドアレイに対応可
能となる。 (1) 薄膜多層回路基板を樹脂封止し，本発明によるピン
を回路基板に銀ペースト等により接着し，モールド後ピ
ンの先端にはんだバンプを形成している。このときピン
と回路基板との接続は高温のろう付けが使用できないた
め銀ペースト等による接続でもモールド樹脂により固定
されているため，強度も十分なピン接続が得られる。こ
の際，ピンはあらかじめＩ型，Ｔ型，ストレート型等に
加工し，その先端をハンダボールを搭載するパッドとし
ている。
列の狭ピッチ化が可能なバンプグリッドアレイに対応可
能となる。 (1) 薄膜多層回路基板を樹脂封止し，本発明によるピン
を回路基板に銀ペースト等により接着し，モールド後ピ
ンの先端にはんだバンプを形成している。このときピン
と回路基板との接続は高温のろう付けが使用できないた
め銀ペースト等による接続でもモールド樹脂により固定
されているため，強度も十分なピン接続が得られる。こ
の際，ピンはあらかじめＩ型，Ｔ型，ストレート型等に
加工し，その先端をハンダボールを搭載するパッドとし
ている。
【００１２】また, LSI チップの放熱は従来例のように
熱伝導板を用いる必要はなく, 発生する熱はLSI チップ
に直接接着した放熱ブロックあるいは放熱ブロックを経
由して放散される。 (2) プラスチックQFP をプリント板基板で作製した変換
基板上に実装する。この際, この変換基板ははんだバン
プでプリント板に実装できるように形成すれば,プリン
ト板へは簡単に実装できる。 (3）上記(1) に示されるように薄膜多層回路基板に銀ペ
ーストでピンを接着するよりも，セラミック基板上にあ
らかじめ安価で信頼性の高い銀ろう等で接続した後，こ
のセラミック基板上に薄膜多層回路基板を実装し，ワイ
ヤボンディング等で両者間を接続することでデバイスの
高信頼化ができる。
熱伝導板を用いる必要はなく, 発生する熱はLSI チップ
に直接接着した放熱ブロックあるいは放熱ブロックを経
由して放散される。 (2) プラスチックQFP をプリント板基板で作製した変換
基板上に実装する。この際, この変換基板ははんだバン
プでプリント板に実装できるように形成すれば,プリン
ト板へは簡単に実装できる。 (3）上記(1) に示されるように薄膜多層回路基板に銀ペ
ーストでピンを接着するよりも，セラミック基板上にあ
らかじめ安価で信頼性の高い銀ろう等で接続した後，こ
のセラミック基板上に薄膜多層回路基板を実装し，ワイ
ヤボンディング等で両者間を接続することでデバイスの
高信頼化ができる。
【００１３】
【実施例】図１は本発明の実施例１の断面図である。図
において， 1は基板の表裏を貫通するスルーホール内に
設けられた金属プラグ付きセラミック基板, 2は回路パ
ターンに銅膜を，層間絶縁膜にポリイミドを用いたＣｕ
／ポリイミド薄膜多層回路層, 3は本発明によるＩ型ピ
ン， 5は放熱ブロック, 6は放熱フィン, 7はLSI チッ
プ, 8はモールド樹脂, 9は接着材（銀ペースト）であ
る。
において， 1は基板の表裏を貫通するスルーホール内に
設けられた金属プラグ付きセラミック基板, 2は回路パ
ターンに銅膜を，層間絶縁膜にポリイミドを用いたＣｕ
／ポリイミド薄膜多層回路層, 3は本発明によるＩ型ピ
ン， 5は放熱ブロック, 6は放熱フィン, 7はLSI チッ
プ, 8はモールド樹脂, 9は接着材（銀ペースト）であ
る。
【００１４】この例では, 両面にLSI 等の部品が搭載可
能な薄膜多層回路層 2が形成されたセラミック基板 1
の, 裏面の薄膜多層回路層 2に銀ペーストを用いてＩ型
ピン 3を接着する。その後, 部品搭載及びLSI チップの
ワイヤボンディングを行う。放熱性を重視する場合はLS
I チップ上に放熱ブロック 5を接着する。その後，モー
ルド封止を行う。
能な薄膜多層回路層 2が形成されたセラミック基板 1
の, 裏面の薄膜多層回路層 2に銀ペーストを用いてＩ型
ピン 3を接着する。その後, 部品搭載及びLSI チップの
ワイヤボンディングを行う。放熱性を重視する場合はLS
I チップ上に放熱ブロック 5を接着する。その後，モー
ルド封止を行う。
【００１５】Ｉ型ピン 3の表面が樹脂に覆われて完全に
露出しない場合は，研磨等によりその表面を露出させ，
はんだバンプを形成するパッドとする。また，パッケー
ジ上面に放熱ブロック 5が接着されている場合は, 上面
も研磨し，放熱ブロック 5を完全に露出させる。
露出しない場合は，研磨等によりその表面を露出させ，
はんだバンプを形成するパッドとする。また，パッケー
ジ上面に放熱ブロック 5が接着されている場合は, 上面
も研磨し，放熱ブロック 5を完全に露出させる。
【００１６】その後, ピンの露出面に金(Au)等でメッキ
を行い, はんだボール 4を搭載する。この場合, あらか
じめピンにメッキを行っておいてもよい。最後に放熱フ
ィン6を接着する。はんだボール 4は加熱によりピン先
端のパッド上でバンプを形成する。
を行い, はんだボール 4を搭載する。この場合, あらか
じめピンにメッキを行っておいてもよい。最後に放熱フ
ィン6を接着する。はんだボール 4は加熱によりピン先
端のパッド上でバンプを形成する。
【００１７】この実施例１では，薄膜多層回路基板を樹
脂封止し，ピン配列の狭ピッチ化が可能なバンプグリッ
ドアレイに対応するために, コバール等で作製された安
価なピンを回路基板に銀ペースト等により接着し，モー
ルド後ピンの先端にはんだバンプを形成している。この
ときピンと回路基板との接続は銀ペーストによる接続で
もモールド樹脂により固定されているため，接着強度の
十分なピン接続が得られる。
脂封止し，ピン配列の狭ピッチ化が可能なバンプグリッ
ドアレイに対応するために, コバール等で作製された安
価なピンを回路基板に銀ペースト等により接着し，モー
ルド後ピンの先端にはんだバンプを形成している。この
ときピンと回路基板との接続は銀ペーストによる接続で
もモールド樹脂により固定されているため，接着強度の
十分なピン接続が得られる。
【００１８】また，ピンをあらかじめＩ型，Ｔ型，スト
レート型等に加工し，その高さをモールド厚と同程度に
することにより，モールド後にピンの先端に付いたバリ
を削るだけで，ハンダボールを搭載するパッドを形成す
ることができる。
レート型等に加工し，その高さをモールド厚と同程度に
することにより，モールド後にピンの先端に付いたバリ
を削るだけで，ハンダボールを搭載するパッドを形成す
ることができる。
【００１９】図２は本発明の実施例２の断面図である。
この例は，従来のプラスチックQFP タイプのパッケージ
にマウントされた半導体装置10を，プリント板で形成し
た変換基板11へ搭載した例である。
この例は，従来のプラスチックQFP タイプのパッケージ
にマウントされた半導体装置10を，プリント板で形成し
た変換基板11へ搭載した例である。
【００２０】変換基板11は, 上面にはQFP が搭載可能な
パッド (ピッチが0.3 〜1.0mm)11Aが形成され，このパ
ッド11A はスルーホール11B 及び回路パターン11C を経
由して裏面のバンプグリッドアレイのパッド11D に接続
されている。最後にパッド11D 上にはんだボール 4を搭
載する。
パッド (ピッチが0.3 〜1.0mm)11Aが形成され，このパ
ッド11A はスルーホール11B 及び回路パターン11C を経
由して裏面のバンプグリッドアレイのパッド11D に接続
されている。最後にパッド11D 上にはんだボール 4を搭
載する。
【００２１】実施例２はプラスチックQFP でピン配列の
狭ピッチが可能なバンプグリッドアレイを実現する手段
である。安価なプリント板基板で作製した変換基板上に
プラスチックQFP を実装している。この際, この変換基
板ははんだバンプでプリント板に実装できるように形成
すれば, プリント板へは簡単に実装できる。
狭ピッチが可能なバンプグリッドアレイを実現する手段
である。安価なプリント板基板で作製した変換基板上に
プラスチックQFP を実装している。この際, この変換基
板ははんだバンプでプリント板に実装できるように形成
すれば, プリント板へは簡単に実装できる。
【００２２】図３は本発明の実施例３の断面図である。
図で，12は本発明のろう付けピン 4の付いた簡易セラミ
ック基板である。薄膜多層回路層 2が形成された基板 1
上にLSI チップ 7等の部品を搭載しワイヤボンディング
等を行った後に, 簡易セラミック基板12にこの薄膜多層
回路基板 1を実装し，ワイヤボンディングで薄膜多層回
路基板 1と簡易セラミック基板12とを接続する。
図で，12は本発明のろう付けピン 4の付いた簡易セラミ
ック基板である。薄膜多層回路層 2が形成された基板 1
上にLSI チップ 7等の部品を搭載しワイヤボンディング
等を行った後に, 簡易セラミック基板12にこの薄膜多層
回路基板 1を実装し，ワイヤボンディングで薄膜多層回
路基板 1と簡易セラミック基板12とを接続する。
【００２３】その後，ポッティング樹脂 8で薄膜多層回
路基板 1の表裏を覆う。または，ポッティングの代わり
にモールドを行ってもよい。この際, 放熱を重視する場
合は, LSI チップ 7上に放熱ブロック 5を接着してお
き，ポッティングまたはモールド後に, 研磨して放熱ブ
ロック 5の表面を露出させ，ここに放熱フィン 6を接着
する。
路基板 1の表裏を覆う。または，ポッティングの代わり
にモールドを行ってもよい。この際, 放熱を重視する場
合は, LSI チップ 7上に放熱ブロック 5を接着してお
き，ポッティングまたはモールド後に, 研磨して放熱ブ
ロック 5の表面を露出させ，ここに放熱フィン 6を接着
する。
【００２４】図４は本発明の実施例４の断面図である。
実施例３の本発明のろう付けピン 4の付いた簡易セラミ
ック基板12に対して,実施例４の簡易セラミック基板13
は, パッケージの外形寸法一杯まで大型化された枠型に
なっており, 樹脂封止が容易にできる特徴をもってい
る。
実施例３の本発明のろう付けピン 4の付いた簡易セラミ
ック基板12に対して,実施例４の簡易セラミック基板13
は, パッケージの外形寸法一杯まで大型化された枠型に
なっており, 樹脂封止が容易にできる特徴をもってい
る。
【００２５】実施例３，４は，実施例１，２に示される
ように薄膜多層回路基板に銀ペーストで直接ピンを接着
するよりも，安価で信頼性の高い方法としてセラミック
基板上にあらかじめ銀ろう等で強度を高く接続した後，
この上に薄膜多層回路基板を実装し，ワイヤボンディン
グで薄膜多層回路基板とセラミック基板間を接続してい
る。
ように薄膜多層回路基板に銀ペーストで直接ピンを接着
するよりも，安価で信頼性の高い方法としてセラミック
基板上にあらかじめ銀ろう等で強度を高く接続した後，
この上に薄膜多層回路基板を実装し，ワイヤボンディン
グで薄膜多層回路基板とセラミック基板間を接続してい
る。
【００２６】
【発明の効果】本発明によれば， (1) 薄膜多層回路基板を用いる半導体装置に対し，ピン
グリッドアレイに対応できるため，1.27mm程度で多ピン
化が実現でき，プリント板への実装が容易になった。ま
た, 従来のように高価な材料で複雑なプラズマのＣ−Ｗ
板の貼り付けや，シールリングの接続がなく，さらに，
部品の両面搭載ができるため，安価で高密度のパッケー
ジングができる。 (2) プラスチックQFP タイプのパッケージを用いる半導
体装置に対し，ピングリッドアレイに対応できるため，
1.27mm程度で多ピン化が実現でき，プリント板への実装
が容易になった。また, 従来のプラスチックパッケージ
半導体装置の生産ラインで対応できるため，製造コスト
は増加しない。
グリッドアレイに対応できるため，1.27mm程度で多ピン
化が実現でき，プリント板への実装が容易になった。ま
た, 従来のように高価な材料で複雑なプラズマのＣ−Ｗ
板の貼り付けや，シールリングの接続がなく，さらに，
部品の両面搭載ができるため，安価で高密度のパッケー
ジングができる。 (2) プラスチックQFP タイプのパッケージを用いる半導
体装置に対し，ピングリッドアレイに対応できるため，
1.27mm程度で多ピン化が実現でき，プリント板への実装
が容易になった。また, 従来のプラスチックパッケージ
半導体装置の生産ラインで対応できるため，製造コスト
は増加しない。
【図１】 本発明の実施例１の断面図
【図２】 本発明の実施例２の断面図
【図３】 本発明の実施例３の断面図
【図４】 本発明の実施例４の断面図
【図５】 従来例の構造の説明図
1 基板の表裏を貫通する金属プラグ付きセラミック基
板 2 Ｃｕ／ポリイミド薄膜多層回路層 3 本発明によるピン 5 放熱ブロック 6 放熱フィン 7 LSI チップ 8 モールド樹脂 9 接着材（銀ペースト） 10 プラスチックQFP にマウントされた半導体装置 11 プリント板で形成した変換基板 11A QFP が搭載可能なパッド 11B スルーホール 11C 回路パターン 11D バンプグリッドアレイのパッド 12, 13 本発明のろう付けピンの付いた簡易セラミック
基板
板 2 Ｃｕ／ポリイミド薄膜多層回路層 3 本発明によるピン 5 放熱ブロック 6 放熱フィン 7 LSI チップ 8 モールド樹脂 9 接着材（銀ペースト） 10 プラスチックQFP にマウントされた半導体装置 11 プリント板で形成した変換基板 11A QFP が搭載可能なパッド 11B スルーホール 11C 回路パターン 11D バンプグリッドアレイのパッド 12, 13 本発明のろう付けピンの付いた簡易セラミック
基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/36 23/50 Ｐ Ｗ Ｒ
Claims (4)
- 【請求項１】 半導体チップ(7) を搭載し, 表面に配線
層(2) が形成された回路基板(1) と，該配線層(2) の配
線に接続する外部導出用のピン(3）と, 該ピン(3）の先
端を露出させて該回路基板(1) を覆う封止樹脂(8) と,
該ピン(3）の先端に形成された導電性材料からなるバン
プ(4）とを有することを特徴とする半導体装置。 - 【請求項２】 前記配線層(2) は配線と絶縁膜とが交互
に積層されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 半導体装置(10)と, 表面に該半導体装置
(10)をピン接続した回路基板(11)とを有し, 該回路基板
(11)は裏面に該半導体装置(10)のピンに接続し，かつ該
半導体装置(10)のピン配列とは異なった配列のパッドが
形成されていることを特徴とする半導体装置。 - 【請求項４】 半導体チップ(7) を搭載し, 表面に配線
層(2) が形成された回路基板(1) と，該回路基板(2) に
接続するセラミック回路基板(12, 13)と，該セラミック
回路基板の配線に接続するピン(4）と, 該ピン(4）を露
出して該回路基板(1) 及びセラミック回路基板(12, 13)
を覆う封止樹脂(8) とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166794A JPH07249733A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166794A JPH07249733A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249733A true JPH07249733A (ja) | 1995-09-26 |
Family
ID=12614750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166794A Withdrawn JPH07249733A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249733A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007132612A1 (ja) * | 2006-05-17 | 2007-11-22 | Murata Manufacturing Co., Ltd. | 複合基板及びその製造方法 |
| JP2010103348A (ja) * | 2008-10-24 | 2010-05-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1994
- 1994-03-14 JP JP4166794A patent/JPH07249733A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007132612A1 (ja) * | 2006-05-17 | 2007-11-22 | Murata Manufacturing Co., Ltd. | 複合基板及びその製造方法 |
| JPWO2007132612A1 (ja) * | 2006-05-17 | 2009-09-24 | 株式会社村田製作所 | 複合基板及びその製造方法 |
| JP4725817B2 (ja) * | 2006-05-17 | 2011-07-13 | 株式会社村田製作所 | 複合基板の製造方法 |
| JP2010103348A (ja) * | 2008-10-24 | 2010-05-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8810047B2 (en) | 2008-10-24 | 2014-08-19 | Ps4 Luxco S.A.R.L. | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |