JP2000133766A - 半導体装置 - Google Patents
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体素子を備えていても、実装面積
の増加を招くことのない半導体装置を提供する。 【解決手段】 複数の外部接続端子７を配置してなる外
部接続端子配置領域６を一方の面に有し、その外部接続
端子配置領域６を除く他の領域に、それぞれ折り曲げ可
能な配線引き回し領域１１，１２を介して独立に設けら
れた複数の半導体素子搭載領域８，９，１０を有する配
線基板２と、それらの各半導体素子搭載領域８，９，１
０に搭載されるとともに、配線引き回し領域１１，１２
を折り曲げた状態で外部接続端子配置領域６の裏面側に
積層された複数の半導体素子３，４，５とを備えた半導
体装置。
の増加を招くことのない半導体装置を提供する。 【解決手段】 複数の外部接続端子７を配置してなる外
部接続端子配置領域６を一方の面に有し、その外部接続
端子配置領域６を除く他の領域に、それぞれ折り曲げ可
能な配線引き回し領域１１，１２を介して独立に設けら
れた複数の半導体素子搭載領域８，９，１０を有する配
線基板２と、それらの各半導体素子搭載領域８，９，１
０に搭載されるとともに、配線引き回し領域１１，１２
を折り曲げた状態で外部接続端子配置領域６の裏面側に
積層された複数の半導体素子３，４，５とを備えた半導
体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、高密度実装性に優れた半導体装置に関する。
り、特に、高密度実装性に優れた半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置を用いた電子機器に
おいては、小型軽薄化の観点から、構成部品の高密度実
装が要求されている。この要求に応えるため、電子機器
の構成部品の一つである半導体装置では、半導体素子
（チップ）と略同等の大きさを有する、いわゆるチップ
サイズパッケージ（以下、ＣＳＰと称す）が提案され実
用化されている。
おいては、小型軽薄化の観点から、構成部品の高密度実
装が要求されている。この要求に応えるため、電子機器
の構成部品の一つである半導体装置では、半導体素子
（チップ）と略同等の大きさを有する、いわゆるチップ
サイズパッケージ（以下、ＣＳＰと称す）が提案され実
用化されている。
【０００３】図６は従来における半導体装置（ＣＳＰ）
の構成例を示す側断面図である。図６において、配線基
板５１の上面には複数の突起電極５２が形成されてい
る。これに対応して、半導体素子５３の回路形成面側に
は複数の電極パッド５４が形成され、かつ各々の電極パ
ッド５４上に突起電極５５が形成されている。半導体素
子５３はその回路形成面側を下向きにした状態（フェー
スダウン）で配線基板５１に実装され、この実装状態で
互いに対応する突起電極５２，５５同士が半田５６を介
して電気的かつ機械的に接続されている。また、配線基
板５１の下面には、複数の外部接続端子５７が形成され
ている。
の構成例を示す側断面図である。図６において、配線基
板５１の上面には複数の突起電極５２が形成されてい
る。これに対応して、半導体素子５３の回路形成面側に
は複数の電極パッド５４が形成され、かつ各々の電極パ
ッド５４上に突起電極５５が形成されている。半導体素
子５３はその回路形成面側を下向きにした状態（フェー
スダウン）で配線基板５１に実装され、この実装状態で
互いに対応する突起電極５２，５５同士が半田５６を介
して電気的かつ機械的に接続されている。また、配線基
板５１の下面には、複数の外部接続端子５７が形成され
ている。
【０００４】上記構成からなるＣＳＰによれば、例えば
ＱＦＰ(Quad Flat Package) やＳＯＰ(Small Out-line
Package)といった表面実装型の半導体装置のようにリー
ドピン（端子）がパッケージの側面から突出しないた
め、ＱＦＰやＳＯＰの半導体装置に比べて実装面積を大
幅に削減することができる。
ＱＦＰ(Quad Flat Package) やＳＯＰ(Small Out-line
Package)といった表面実装型の半導体装置のようにリー
ドピン（端子）がパッケージの側面から突出しないた
め、ＱＦＰやＳＯＰの半導体装置に比べて実装面積を大
幅に削減することができる。
【０００５】
【発明が解決しようとする課題】ところで近年において
は、半導体装置を用いた電子機器で信号処理系のデジタ
ル化が主流となっている。ところが、信号処理系をデジ
タル化すると、これに伴って回路構成が複雑化し、構成
部品の点数も増加してしまう傾向にある。そこで従来に
おいては、部品点数を増加させないために、一つの半導
体装置（パッケージ）内に複数の半導体素子を組み込ん
だマルチチップモジュール（以下、ＭＣＭと称す）も採
用されているが、これまでのＭＣＭでは複数の半導体素
子を平面的に並べた構造となっているため、半導体素子
の個数によって構造体の平面サイズが拡大し、マザーボ
ード等に実装する際の実装面積が増加してしまう。
は、半導体装置を用いた電子機器で信号処理系のデジタ
ル化が主流となっている。ところが、信号処理系をデジ
タル化すると、これに伴って回路構成が複雑化し、構成
部品の点数も増加してしまう傾向にある。そこで従来に
おいては、部品点数を増加させないために、一つの半導
体装置（パッケージ）内に複数の半導体素子を組み込ん
だマルチチップモジュール（以下、ＭＣＭと称す）も採
用されているが、これまでのＭＣＭでは複数の半導体素
子を平面的に並べた構造となっているため、半導体素子
の個数によって構造体の平面サイズが拡大し、マザーボ
ード等に実装する際の実装面積が増加してしまう。
【０００６】そこで本発明は、複数の半導体素子を備え
ていても実装面積の増加を招くことのない、高密度実装
性に優れた半導体装置を提供することを目的とする。
ていても実装面積の増加を招くことのない、高密度実装
性に優れた半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
においては、複数の外部接続端子を配置してなる外部接
続端子配置領域を一方の面に有し、前記外部接続端子配
置領域を除く他の領域に、それぞれ折り曲げ可能な配線
引き回し領域を介して独立に設けられた複数の半導体素
子搭載領域を有する配線基板と、前記各半導体素子搭載
領域に搭載されるとともに、前記配線引き回し領域を折
り曲げた状態で前記外部接続端子配置領域の裏面側に積
層された複数の半導体素子とを備えた構成となってい
る。
においては、複数の外部接続端子を配置してなる外部接
続端子配置領域を一方の面に有し、前記外部接続端子配
置領域を除く他の領域に、それぞれ折り曲げ可能な配線
引き回し領域を介して独立に設けられた複数の半導体素
子搭載領域を有する配線基板と、前記各半導体素子搭載
領域に搭載されるとともに、前記配線引き回し領域を折
り曲げた状態で前記外部接続端子配置領域の裏面側に積
層された複数の半導体素子とを備えた構成となってい
る。
【０００８】上記構成の半導体装置においては、配線基
板に設けられた複数の半導体素子搭載領域にそれぞれ半
導体素子を搭載し、これら複数の半導体素子を配線引き
回し領域の折り曲げによって外部接続端子配置領域の裏
面側に積層したので、構造体の平面サイズを拡大せず
に、しかも外部接続端子を構造体の側面から突出させず
に、ＭＣＭ化を図ることが可能となる。
板に設けられた複数の半導体素子搭載領域にそれぞれ半
導体素子を搭載し、これら複数の半導体素子を配線引き
回し領域の折り曲げによって外部接続端子配置領域の裏
面側に積層したので、構造体の平面サイズを拡大せず
に、しかも外部接続端子を構造体の側面から突出させず
に、ＭＣＭ化を図ることが可能となる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本発明に係
る半導体装置の一実施形態を示す側断面図である。図示
した半導体装置１は、主として、長尺状の配線基板２
と、複数（図例では３つ）の半導体素子３，４，５とに
よって構成されている。
て図面を参照しつつ詳細に説明する。図１は本発明に係
る半導体装置の一実施形態を示す側断面図である。図示
した半導体装置１は、主として、長尺状の配線基板２
と、複数（図例では３つ）の半導体素子３，４，５とに
よって構成されている。
【００１０】配線基板２は、例えばポリイミドテープ等
の絶縁基材２ａと、この絶縁基材２ａの片面に張設され
かつ所定の形状にパターニングされた銅材等の配線基材
２ｂと、この配線基材２ｂを被覆する絶縁保護膜２ｃと
からなるもので、その平面的な構造を図２に示す。図２
において、（ａ）は配線基板２の一方の面を示す概略図
であり、（ｂ）は配線基板２の他方の面を示す概略図で
ある。
の絶縁基材２ａと、この絶縁基材２ａの片面に張設され
かつ所定の形状にパターニングされた銅材等の配線基材
２ｂと、この配線基材２ｂを被覆する絶縁保護膜２ｃと
からなるもので、その平面的な構造を図２に示す。図２
において、（ａ）は配線基板２の一方の面を示す概略図
であり、（ｂ）は配線基板２の他方の面を示す概略図で
ある。
【００１１】先ず、配線基板２の一方の面には、図２
（ａ）に示すように、その長手方向の中央に位置して外
部接続端子配置領域６が設けられている。この外部接続
端子配置領域６には複数の外部接続端子７…がエリア状
に配置されている。各々の外部接続端子７は、外部接続
端子配置領域６内に露出した上記配線基材２ｂの電極部
分に電気的かつ機械的に接続されている。
（ａ）に示すように、その長手方向の中央に位置して外
部接続端子配置領域６が設けられている。この外部接続
端子配置領域６には複数の外部接続端子７…がエリア状
に配置されている。各々の外部接続端子７は、外部接続
端子配置領域６内に露出した上記配線基材２ｂの電極部
分に電気的かつ機械的に接続されている。
【００１２】一方、配線基板２の他方の面には、図２
（ｂ）に示すように、その長手方向の中央と両端に位置
して３つの半導体素子搭載領域８，９，１０が設けられ
ている。各々の半導体素子搭載領域８，９，１０の大き
さは、後述する半導体素子の外形寸法と同等かそれより
も若干大きく設定されている。また、各々の半導体素子
搭載領域８，９，１０の相互間には、それぞれ配線引き
回し領域１１，１２が設けられ、これら２つの配線引き
回し領域１１，１２を介して各半導体素子搭載領域８，
９，１０が独立に分離されている。ちなみに、基板長手
方向の中央に設けられた半導体素子搭載領域８は、上記
外部接続端子配置領域６の真裏に形成されている。
（ｂ）に示すように、その長手方向の中央と両端に位置
して３つの半導体素子搭載領域８，９，１０が設けられ
ている。各々の半導体素子搭載領域８，９，１０の大き
さは、後述する半導体素子の外形寸法と同等かそれより
も若干大きく設定されている。また、各々の半導体素子
搭載領域８，９，１０の相互間には、それぞれ配線引き
回し領域１１，１２が設けられ、これら２つの配線引き
回し領域１１，１２を介して各半導体素子搭載領域８，
９，１０が独立に分離されている。ちなみに、基板長手
方向の中央に設けられた半導体素子搭載領域８は、上記
外部接続端子配置領域６の真裏に形成されている。
【００１３】また、上記２つの配線引き回し領域１１，
１２は、ポリイミドフィルム等を絶縁基材２ａとした配
線基板２自体の可撓性により、それぞれ折り曲げ可能に
構成されている。さらに、各々の半導体素子搭載領域
８，９，１０には、上記絶縁保護膜２ｃから突出する状
態で、それぞれ複数の突起電極１３，１４，１５（図１
参照）が設けられている。
１２は、ポリイミドフィルム等を絶縁基材２ａとした配
線基板２自体の可撓性により、それぞれ折り曲げ可能に
構成されている。さらに、各々の半導体素子搭載領域
８，９，１０には、上記絶縁保護膜２ｃから突出する状
態で、それぞれ複数の突起電極１３，１４，１５（図１
参照）が設けられている。
【００１４】これに対して、上記複数の半導体素子３，
４，５は、それぞれに対応する半導体素子搭載領域８，
９，１０に搭載されている。すなわち、図３に示すよう
に、半導体素子３は半導体素子搭載領域８に、半導体素
子４は半導体素子搭載領域９に、半導体素子５は半導体
素子搭載領域１０に、それぞれ搭載されている。以降、
説明の便宜上、「半導体素子３」を「第１素子３」、
「半導体素子４」を「第２素子４」、「半導体素子５」
を「第３素子５」を称する。また、「半導体素子搭載領
域８」を「第１搭載領域８」、「半導体素子搭載領域
９」を「第２搭載領域９」、「半導体素子搭載領域１
０」を「第３搭載領域１０」と称する。
４，５は、それぞれに対応する半導体素子搭載領域８，
９，１０に搭載されている。すなわち、図３に示すよう
に、半導体素子３は半導体素子搭載領域８に、半導体素
子４は半導体素子搭載領域９に、半導体素子５は半導体
素子搭載領域１０に、それぞれ搭載されている。以降、
説明の便宜上、「半導体素子３」を「第１素子３」、
「半導体素子４」を「第２素子４」、「半導体素子５」
を「第３素子５」を称する。また、「半導体素子搭載領
域８」を「第１搭載領域８」、「半導体素子搭載領域
９」を「第２搭載領域９」、「半導体素子搭載領域１
０」を「第３搭載領域１０」と称する。
【００１５】図３において、第１素子３の回路形成面側
には複数の電極パッド１７が形成され、かつ各々の電極
パッド１７上に突起電極１８が形成されている。第１素
子５３はその回路形成面側を下向きにした状態（フェー
スダウン）で、配線基板２の第１搭載領域８に実装さ
れ、この実装状態で互いに対応する突起電極１３，１８
同士が半田１９を介して電気的かつ機械的に接続されて
いる。
には複数の電極パッド１７が形成され、かつ各々の電極
パッド１７上に突起電極１８が形成されている。第１素
子５３はその回路形成面側を下向きにした状態（フェー
スダウン）で、配線基板２の第１搭載領域８に実装さ
れ、この実装状態で互いに対応する突起電極１３，１８
同士が半田１９を介して電気的かつ機械的に接続されて
いる。
【００１６】これと同様に、第２素子４及び第３素子５
の各回路形成面側にもそれぞれ複数の電極パッド２０，
２１が形成され、かつ各々の電極パッド２０，２１上に
突起電極２２，２３が形成されている。そして、第２素
子４及び第３素子５は、それぞれの回路形成面を下向き
にした状態（フェースダウン）で、配線基板２の第２搭
載領域９及び第３搭載領域１０に実装され、この実装状
態で互いに対応する突起電極１４，２２及び１５，２３
同士が各々半田２４，２５を介して電気的かつ機械的に
接続されている。
の各回路形成面側にもそれぞれ複数の電極パッド２０，
２１が形成され、かつ各々の電極パッド２０，２１上に
突起電極２２，２３が形成されている。そして、第２素
子４及び第３素子５は、それぞれの回路形成面を下向き
にした状態（フェースダウン）で、配線基板２の第２搭
載領域９及び第３搭載領域１０に実装され、この実装状
態で互いに対応する突起電極１４，２２及び１５，２３
同士が各々半田２４，２５を介して電気的かつ機械的に
接続されている。
【００１７】これにより、外部接続端子配置領域６に配
置された複数の外部接続端子７のうち、その一部は第１
搭載領域８に搭載された第１素子３と電気的に接続さ
れ、それ以外の他部は、第２搭載領域９に搭載された第
２素子４または第３搭載領域１０に搭載された第３素子
５に電気的に接続されている。
置された複数の外部接続端子７のうち、その一部は第１
搭載領域８に搭載された第１素子３と電気的に接続さ
れ、それ以外の他部は、第２搭載領域９に搭載された第
２素子４または第３搭載領域１０に搭載された第３素子
５に電気的に接続されている。
【００１８】ちなみに、半導体素子（３，４，５）と配
線基板２との接続（接合）には、上述した半田１９，２
４，２５に代えて、導電性接着剤による接合構造を採用
することも可能である。また、半導体素子（３，４，
５）と配線基板２との接合部分に、必要に応じてアンダ
ーフィル材（例えば、エポキシ系樹脂）を充填すること
も可能である。
線基板２との接続（接合）には、上述した半田１９，２
４，２５に代えて、導電性接着剤による接合構造を採用
することも可能である。また、半導体素子（３，４，
５）と配線基板２との接合部分に、必要に応じてアンダ
ーフィル材（例えば、エポキシ系樹脂）を充填すること
も可能である。
【００１９】一方、配線基板２に設けられた２つの配線
引き回し領域１１，１２は、図１に示すように、それぞ
れ上方に向けて折り曲げられ、これによって外部接続端
子配置領域６の裏面側（上方）に、第１素子３、第２素
子４及び第３素子５といった３つの半導体素子が積層さ
れている。すなわち、外部接続端子配置領域６の裏面に
第１搭載領域８が設けられ、この第１搭載領域８に第１
素子３が搭載されている。また、第１搭載領域８に搭載
された第１素子３の上には、第２搭載領域９に搭載され
た第２素子４が背中合わせの状態、つまり互いのチップ
裏面（非回路形成面）を対向させた状態で積層されてい
る。さらに、第２素子４が搭載された第２搭載領域９の
裏面側には、第３素子５が積層されている。
引き回し領域１１，１２は、図１に示すように、それぞ
れ上方に向けて折り曲げられ、これによって外部接続端
子配置領域６の裏面側（上方）に、第１素子３、第２素
子４及び第３素子５といった３つの半導体素子が積層さ
れている。すなわち、外部接続端子配置領域６の裏面に
第１搭載領域８が設けられ、この第１搭載領域８に第１
素子３が搭載されている。また、第１搭載領域８に搭載
された第１素子３の上には、第２搭載領域９に搭載され
た第２素子４が背中合わせの状態、つまり互いのチップ
裏面（非回路形成面）を対向させた状態で積層されてい
る。さらに、第２素子４が搭載された第２搭載領域９の
裏面側には、第３素子５が積層されている。
【００２０】このうち、第１素子３と第２素子４とは適
宜位置決めされて接着剤２６により固着され、さらに第
２搭載領域９の裏面側では、第３素子５が適宜位置決め
されて接着剤２７により配線基板２に固着されている。
なお、接着剤２６，２７としては、素子同士の接着及び
素子と基板の接着を可能とするものであれば、特にいず
れのものを使用してもよく、またフィルム状の接着剤や
ペースト状の接着剤のいずれを選択してもかまわない。
宜位置決めされて接着剤２６により固着され、さらに第
２搭載領域９の裏面側では、第３素子５が適宜位置決め
されて接着剤２７により配線基板２に固着されている。
なお、接着剤２６，２７としては、素子同士の接着及び
素子と基板の接着を可能とするものであれば、特にいず
れのものを使用してもよく、またフィルム状の接着剤や
ペースト状の接着剤のいずれを選択してもかまわない。
【００２１】上記構成からなる半導体装置１において
は、第１素子３、第２素子４及び第３素子５といった３
つの半導体素子を備えているにもかかわらず、それら３
つの半導体素子（３，４，５）を配線引き回し領域１
１，１２の折り曲げにより外部接続端子配置領域６の裏
面側（上方）に積層することで、一つの平面領域内に複
数の外部接続端子７と３つの半導体素子（３，４，５）
とを立体的に構築し、かつそれらを電気的に接続したの
で、装置の高機能化と小型化を両立させた、いわゆるマ
ルチチップＣＳＰが実現される。
は、第１素子３、第２素子４及び第３素子５といった３
つの半導体素子を備えているにもかかわらず、それら３
つの半導体素子（３，４，５）を配線引き回し領域１
１，１２の折り曲げにより外部接続端子配置領域６の裏
面側（上方）に積層することで、一つの平面領域内に複
数の外部接続端子７と３つの半導体素子（３，４，５）
とを立体的に構築し、かつそれらを電気的に接続したの
で、装置の高機能化と小型化を両立させた、いわゆるマ
ルチチップＣＳＰが実現される。
【００２２】上記マルチチップＣＳＰでは、例えば高機
能化への対応として複数の半導体素子を備えたもので
も、それらの個数によって構造体の平面サイズが拡大し
たり、外部接続端子が構造体の側面から突出することが
ないため、従来におけるＭＣＭに比べると、格段に高密
度実装性に優れたものとなる。また、配線引き回し領域
１１，１２の存在により、複数の半導体素子（３，４，
５）を積層した構造でありながら、各半導体素子と外部
接続端子とを電気的に接続する配線パターンの引き回し
も容易になる。
能化への対応として複数の半導体素子を備えたもので
も、それらの個数によって構造体の平面サイズが拡大し
たり、外部接続端子が構造体の側面から突出することが
ないため、従来におけるＭＣＭに比べると、格段に高密
度実装性に優れたものとなる。また、配線引き回し領域
１１，１２の存在により、複数の半導体素子（３，４，
５）を積層した構造でありながら、各半導体素子と外部
接続端子とを電気的に接続する配線パターンの引き回し
も容易になる。
【００２３】したがって、上記マルチチップＣＳＰを用
いて電子機器を構成することにより、例えば信号処理系
のデジタル化に伴って回路構成が複雑化しても、実装面
積の増加を招くことなく、半導体装置をＭＣＭ化するこ
とができるため、部品点数の増加を抑えて電子機器の小
型軽薄化を実現することが可能となる。
いて電子機器を構成することにより、例えば信号処理系
のデジタル化に伴って回路構成が複雑化しても、実装面
積の増加を招くことなく、半導体装置をＭＣＭ化するこ
とができるため、部品点数の増加を抑えて電子機器の小
型軽薄化を実現することが可能となる。
【００２４】なお、上記実施形態においては、配線基板
２の一方の面に外部接続端子配置領域６を設け、同他方
の面に第１搭載領域８、第２搭載領域９及び第３搭載領
域１０といった３つの半導体素子搭載領域を設けるよう
にしたが、本発明はこれに限らず、例えば、図示はしな
いが第２，第３搭載領域９，１０を外部接続端子配置領
域６とともに配線基板２の一方の面に設けるようにした
り、図４に示すように配線基板２の両面にそれぞれ半導
体素子搭載領域２８，２９を設け、これらの半導体素子
搭載領域２８，２９に半導体素子３０，３１を搭載した
構成を採用することも可能である。
２の一方の面に外部接続端子配置領域６を設け、同他方
の面に第１搭載領域８、第２搭載領域９及び第３搭載領
域１０といった３つの半導体素子搭載領域を設けるよう
にしたが、本発明はこれに限らず、例えば、図示はしな
いが第２，第３搭載領域９，１０を外部接続端子配置領
域６とともに配線基板２の一方の面に設けるようにした
り、図４に示すように配線基板２の両面にそれぞれ半導
体素子搭載領域２８，２９を設け、これらの半導体素子
搭載領域２８，２９に半導体素子３０，３１を搭載した
構成を採用することも可能である。
【００２５】また、配線基板２の平面形状としても、図
２に示すような長尺状に限らず、例えばＴ字形、Ｌ字
形、十字形など、種々の形状のものを採用することが可
能である。さらに、上記実施形態においては、半導体素
子と配線基板の接続方式としてフェースダウンのフリッ
プチップ方式を例に挙げたが、フェースアップのワイヤ
ボンディング方式を採用することも可能であり、また一
つの半導体装置内に搭載される半導体素子の数も、図１
で例示した３つに限らず、２つまたは４つ以上であって
もよい。
２に示すような長尺状に限らず、例えばＴ字形、Ｌ字
形、十字形など、種々の形状のものを採用することが可
能である。さらに、上記実施形態においては、半導体素
子と配線基板の接続方式としてフェースダウンのフリッ
プチップ方式を例に挙げたが、フェースアップのワイヤ
ボンディング方式を採用することも可能であり、また一
つの半導体装置内に搭載される半導体素子の数も、図１
で例示した３つに限らず、２つまたは４つ以上であって
もよい。
【００２６】また、上記実施形態の応用例として、半導
体装置１に組み込まれた３つの半導体素子（３，４，
５）のうち、例えば最上部に積層された半導体素子５
を、図５に示すように２つの半導体素子５ａ，５ｂに分
離し、これら２つの半導体素子５ａ，５ｂを一つの半導
体素子搭載領域１０に並べて搭載することも可能であ
る。このように一つの半導体素子搭載領域に２つの半導
体素子を搭載することにより、半導体素子の積層数を増
加させることなく、素子の回路機能を独立に分割するこ
とが可能となる。
体装置１に組み込まれた３つの半導体素子（３，４，
５）のうち、例えば最上部に積層された半導体素子５
を、図５に示すように２つの半導体素子５ａ，５ｂに分
離し、これら２つの半導体素子５ａ，５ｂを一つの半導
体素子搭載領域１０に並べて搭載することも可能であ
る。このように一つの半導体素子搭載領域に２つの半導
体素子を搭載することにより、半導体素子の積層数を増
加させることなく、素子の回路機能を独立に分割するこ
とが可能となる。
【００２７】ちなみに、図５においては、最上部に積層
された半導体素子５を２つに分離して一つの半導体素子
搭載領域１０に搭載した例を示したが、これと同様に、
最下部及び中間部に積層された半導体素子３、４をそれ
ぞれ２つに分離して一つの半導体素子搭載領域８、９に
搭載することも可能であり、さらに一つの半導体素子搭
載領域に３つ以上の半導体素子を搭載することも可能で
ある。
された半導体素子５を２つに分離して一つの半導体素子
搭載領域１０に搭載した例を示したが、これと同様に、
最下部及び中間部に積層された半導体素子３、４をそれ
ぞれ２つに分離して一つの半導体素子搭載領域８、９に
搭載することも可能であり、さらに一つの半導体素子搭
載領域に３つ以上の半導体素子を搭載することも可能で
ある。
【００２８】
【発明の効果】以上説明したように本発明の半導体装置
によれば、配線基板に設けられた複数の半導体素子搭載
領域にそれぞれ半導体素子を搭載し、これら複数の半導
体素子を配線引き回し領域の折り曲げによって外部接続
端子配置領域の裏面側に積層した構成を採用したことに
より、例えば高機能化への対応として複数の半導体素子
を組み込む場合でも、構造体の平面サイズを拡大した
り、外部接続端子を構造体の側面から突出させることな
く、ＭＣＭ化を図ることが可能となる。これにより、回
路構成の複雑化等に伴う高機能化の要求にも、実装面積
の増加を招くことなく好適に対応できるため、電子機器
の小型軽薄化を容易に実現することが可能となる。
によれば、配線基板に設けられた複数の半導体素子搭載
領域にそれぞれ半導体素子を搭載し、これら複数の半導
体素子を配線引き回し領域の折り曲げによって外部接続
端子配置領域の裏面側に積層した構成を採用したことに
より、例えば高機能化への対応として複数の半導体素子
を組み込む場合でも、構造体の平面サイズを拡大した
り、外部接続端子を構造体の側面から突出させることな
く、ＭＣＭ化を図ることが可能となる。これにより、回
路構成の複雑化等に伴う高機能化の要求にも、実装面積
の増加を招くことなく好適に対応できるため、電子機器
の小型軽薄化を容易に実現することが可能となる。
【図１】本発明に係る半導体装置の一実施形態を示す側
断面図である。
断面図である。
【図２】実施形態における配線基板の構造説明図であ
る。
る。
【図３】配線基板に対する半導体素子の実装構造を説明
する図である。
する図である。
【図４】配線基板における半導体素子搭載領域の他の形
成例を示す図である。
成例を示す図である。
【図５】実施形態の応用例を説明する図である。
【図６】従来における半導体装置の構成例を示す側断面
図である。
図である。
１…半導体装置、２…配線基板、３…第１素子（半導体
素子）、４…第２素子（半導体素子）、５…第３素子
（半導体素子）、６…外部接続端子配置領域、７…外部
接続端子、８…第１搭載領域（半導体素子搭載領域）、
９…第２搭載領域（半導体素子搭載領域）、１０…第３
搭載領域（半導体素子搭載領域）、１１，１２…配線引
き回し領域
素子）、４…第２素子（半導体素子）、５…第３素子
（半導体素子）、６…外部接続端子配置領域、７…外部
接続端子、８…第１搭載領域（半導体素子搭載領域）、
９…第２搭載領域（半導体素子搭載領域）、１０…第３
搭載領域（半導体素子搭載領域）、１１，１２…配線引
き回し領域
Claims (2)
- 【請求項１】 複数の外部接続端子を配置してなる外部
接続端子配置領域を一方の面に有し、前記外部接続端子
配置領域を除く他の領域に、それぞれ折り曲げ可能な配
線引き回し領域を介して独立に設けられた複数の半導体
素子搭載領域を有する配線基板と、 前記各半導体素子搭載領域に搭載されるとともに、前記
配線引き回し領域を折り曲げた状態で前記外部接続端子
配置領域の裏面側に積層された複数の半導体素子とを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記複数の半導体素子搭載領域のうち、
少なくともいずれか一つの半導体素子搭載領域に２つ以
上の半導体素子を搭載してなることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307728A JP2000133766A (ja) | 1998-10-29 | 1998-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307728A JP2000133766A (ja) | 1998-10-29 | 1998-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133766A true JP2000133766A (ja) | 2000-05-12 |
Family
ID=17972551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307728A Pending JP2000133766A (ja) | 1998-10-29 | 1998-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026155A1 (fr) * | 1999-10-01 | 2001-04-12 | Seiko Epson Corporation | Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique |
-
1998
- 1998-10-29 JP JP10307728A patent/JP2000133766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026155A1 (fr) * | 1999-10-01 | 2001-04-12 | Seiko Epson Corporation | Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique |
| US6489687B1 (en) | 1999-10-01 | 2002-12-03 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050630 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050912 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |