JP2001085608A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 積層型の半導体装置の電気的特性を向上させ
る。 【解決手段】 複数の外部接続端子８を配置してなる外
部接続端子配置領域７を一方の面に有するとともに、外
部接続端子配置領域７を除く他の領域に、それぞれ折り
曲げ可能な配線引き回し領域１３，１５を介して設けら
れた複数の半導体素子実装領域９，１０，１１，１２を
有する配線基板２と、この配線基板２の各々の半導体素
子実装領域９，１０，１１，１２に実装されるととも
に、配線引き回し領域１３，１５を折り曲げた状態で外
部接続端子配置領域７の裏面側に積層された複数の半導
体素子３，４，５，６と、配線基板２の配線引き回し領
域１３，１５に搭載されたチップ部品２２，２４とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、高密度実装性に優れた積層型の半導体装置に
関する。

【０００２】

【従来の技術】一般に、半導体装置を用いた電子機器に
おいては、小型軽薄化の観点から、構成部品の高密度実
装が要求されている。この要求に応えるため、電子機器
の構成部品の一つである半導体装置では、半導体素子
（ＩＣチップ）と略同等の大きさを有する、いわゆるチ
ップサイズパッケージ（以下、ＣＳＰと称す）が提案さ
れ実用化されている。

【０００３】図４は従来における半導体装置（ＣＳＰ）
の構成例を示す側断面図である。図４において、配線基
板５１の上面には複数の突起電極５２が形成されてい
る。これに対応して、半導体素子５３の回路形成面には
複数の電極部５４が形成され、かつ各々の電極部５４上
に突起電極５５が形成されている。半導体素子５３はそ
の回路形成面を下向きにした状態（フェースダウン）で
配線基板５１に実装され、この実装状態で互いに対応す
る突起電極５２，５５同士が半田５６を介して電気的か
つ機械的に接続されている。また、配線基板５１の下面
には、複数の外部接続端子５７が形成されている。

【０００４】上記構成からなるＣＳＰによれば、例えば
ＱＦＰ(Quad Flat Package) やＳＯＰ(Small Out-line
Package)といった表面実装型の半導体装置のようにリー
ドピン（端子）がパッケージの側面から突出しないた
め、ＱＦＰやＳＯＰの半導体装置に比べて実装面積を大
幅に削減することができる。

【０００５】ところで近年においては、半導体装置を用
いた電子機器で信号処理系のデジタル化が主流となって
いる。ところが、信号処理系をデジタル化すると、これ
に伴って回路構成が複雑化し、構成部品の点数も増加し
てしまう傾向にある。そこで従来においては、部品点数
を増加させないために、一つの半導体装置（パッケー
ジ）内に複数の半導体素子を組み込んで高機能を実現す
るマルチチップモジュール（以下、ＭＣＭと称す）も採
用されている。しかし、これまでのＭＣＭでは複数の半
導体素子を同一基板上に平面的に並べた構造となってい
るため、半導体素子の個数によって構造体の平面サイズ
が拡大し、マザーボード等に実装する際の実装面積が増
加してしまう。

【０００６】そこで、高密度実装への対応として、例え
ば特開平１１−４０６１８号公報には、長尺形又は十字
形のフレキシブル配線基板に複数の半導体素子を実装す
るとともに、上記フレキシブル配線基板を折り曲げるこ
とにより、上記複数の半導体素子を同一平面内に立体的
に積層した構造の半導体装置が開示されている。この積
層型の半導体装置によれば、構造体の平面サイズを拡大
することなく、高機能化を実現することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら上記公報
に開示された半導体装置においては、複数の半導体素子
を緊密に積層し、かつ各々の半導体素子をフレキシブル
配線基板の配線パターンを介して外部接続用の端子と電
気的に接続した構成となっているため、例えばノイズ等
の影響を受けて電流特性が不安定になるなどの不具合が
あった。

【０００８】本発明は、上記課題を解決するためになさ
れたもので、その主たる目的は、電気的特性に優れた積
層型の半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明に係る半導体装置
においては、複数の外部接続端子を配置してなる外部接
続端子配置領域を一方の面に有するとともに、その外部
接続端子配置領域を除く他の領域に、それぞれ折り曲げ
可能な配線引き回し領域を介して設けられた複数の半導
体素子実装領域を有する配線基板と、この配線基板の各
々の半導体素子実装領域に実装されるとともに、配線引
き回し領域を折り曲げた状態で外部接続端子配置領域の
裏面側に積層された複数の半導体素子と、配線基板の配
線引き回し領域に搭載されたチップ部品とを備えた構成
を採用している。

【００１０】上記構成からなる半導体装置においては、
配線基板に設けられた複数の半導体素子実装領域にそれ
ぞれ半導体素子を実装し、これら複数の半導体素子を配
線引き回し領域の折り曲げによって外部接続端子配置領
域の裏面側に積層することで、構造体の平面サイズを拡
大することなく、高機能化を実現することが可能とな
る。また、配線基板の配線引き回し領域の適所に、例え
ばノイズ対策を目的にチップ抵抗やチップコンデンサ等
のチップ部品を搭載することにより、電気的特性（電流
特性等）が安定したものとなる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１２】図１は本発明の実施形態に係る半導体装置
の構成を示す側断面図であり、図２はそれを平面的に展
開（分解）した状態を示す概略図である。また、図３
（ａ）は図２のＸ−Ｘ断面図、図３（ｂ）は図２のＹ−
Ｙ断面図である。図示した半導体装置１は、主として、
可撓性を有する配線基板２と、複数（図例では４つ）の
半導体素子３，４，５，６とによって構成されている。

【００１３】配線基板２は、例えばポリイミドフィルム
等の絶縁基材と、この絶縁基材上に所定の形状でパター
ニングされた銅材等の配線パターンと、この配線パター
ンを被覆する絶縁保護膜とからなる、所謂フレキシブル
配線基板によって構成されている。この配線基板２を平
面的に展開したときの全体形状は、図２に示すように略
十字形となる。

【００１４】配線基板２の一方の面には、上記十字形の
略中央部（交差部分）に位置して外部接続端子配置領域
７が設けられている。この外部接続端子配置領域７には
複数の外部接続端子８…が設けられている。各々の外部
接続端子８は、例えばバンプ等の突起電極からなるもの
で、外部接続端子配置領域７内に露出する上記配線パタ
ーンの電極部（ランド部）に突状に形成されている。ま
た、配線基板２における外部接続端子配置領域７の裏面
は、そこを半導体素子の実装領域としない非半導体素子
実装領域２７に設定されている。

【００１５】一方、配線基板２の他方の面には、上記十
字形の各端部に位置して計４つの半導体素子実装領域
９，１０，１１，１２が設けられている。これらの半導
体素子実装領域９，１０，１１，１２は、それぞれ配線
引き回し領域１３，１４，１５，１６を介して独立に設
けられている。各々の配線引き回し領域１３，１４，１
５，１６は、ポリイミドフィルム等を絶縁基材とした配
線基板２自体の可撓性により、それぞれ折り曲げ可能に
構成されている。また、各々の配線引き回し領域１３，
１４，１５，１６の長さは、後述する半導体素子の積層
順に応じて適宜設定されている。

【００１６】これに対して、上記複数の半導体素子３，
４，５，６は、それぞれに対応する半導体素子実装領域
９，１０，１１，１２に実装されている。即ち、半導体
素子３は半導体素子実装領域９に、半導体素子４は半導
体素子実装領域１０に、半導体素子５は半導体素子実装
領域１１に、半導体素子６は半導体素子実装領域１２
に、それぞれ実装されている。以降、説明の便宜上、
「半導体素子３」を「第１素子３」、「半導体素子４」
を「第２素子４」、「半導体素子５」を「第３素子
５」、「半導体素子６」を「第４素子６」と称する。ま
た、「半導体素子実装領域９」を「第１実装領域９」、
「半導体素子実装領域１０」を「第２実装領域１０」、
「半導体素子実装領域１１」を「第３実装領域１１」、
「「半導体素子実装領域１２」を「第４実装領域１２」
と称する。

【００１７】第１素子３の回路形成面には、図示せぬ複
数の電極部（アルミニウムパッド等）が形成され、かつ
各々の電極部上に突起電極（バンプ）１７が形成されて
いる。同様に、第２素子４の回路形成面には突起電極１
８が、第３素子５の回路形成面には突起電極１９が、第
４素子６の回路形成面には突起電極２０が、それぞれ形
成されている。

【００１８】また、第１，第２，第３，４素子３，４，
５，６は、図２及び図３に示すように、それぞれ回路形
成面を下向きにした状態（フェースダウン）で、対応す
る第１，第２，第３，第４実装領域９，１０，１１，１
２に実装されている。第１実装領域９には、配線引き回
し領域１３から引き出された配線パターンの電極部（ラ
ンド部）が設けられ、この電極部に上記突起電極１７を
介して第１素子３が電気的かつ機械的に接続されてい
る。即ち、第１素子３はフリップチップ方式にて第１実
装領域９に実装されている。同様に、第２，第３，第４
実装領域１０，１１，１２には、それぞれに対応する配
線引き回し領域１４，１５，１６から引き出された配線
パターンの電極部（ランド部）が設けられ、この電極部
に上記突起電極１８，１９，２０を介して第２，第３，
第４素子４，５，６が電気的かつ機械的に接続されてい
る。さらに、それらの接続部分には、例えばエポキシ樹
脂等からなるアンダーフィル材２１が充填されている。

【００１９】これに加えて、第１実装領域９に繋がる配
線引き回し領域１３にはチップ部品２２が搭載され、第
２実装領域１０に繋がる配線引き回し領域１４にはチッ
プ部品２３が搭載されている。また、第３実装領域１１
に繋がる配線引き回し領域１５にはチップ部品２４が搭
載され、第４実装領域１２に繋がる配線引き回し領域１
６にはチップ部品２５が搭載されている。これらのチッ
プ部品２２，２３，２４，２５は、例えばノイズ対策を
目的としたチップ抵抗、チップコンデンサ等の受動素
子、或いはチップトランジスタ等の能動素子の中から適
宜選択されたもので、それぞれに対応する配線引き回し
領域１３，１４，１５，１６の配線パターンに電気的か
つ機械的に接続されている。

【００２０】ここで、配線基板２に設けられた各々の配
線引き回し領域１３，１４，１５，１６は、それぞれ略
Ｕ字形に折り曲げられ、これによって外部接続端子配置
領域７の裏面側（上方）に第１，第２，第３，第４素子
３，４，５，６が順に積層されている。さらに詳述する
と、第１素子３は配線引き回し領域１３の折り曲げによ
って外部接続端子配置領域７の裏面に積層され、第２素
子４は配線引き回し領域１４の折り曲げによって第１素
子３上に積層されている。また、第３素子５は配線引き
回し領域１５の折り曲げによって第２素子４上に積層さ
れ、第４素子６は配線引き回し領域１６の折り曲げによ
って第３素子５上に積層されている。

【００２１】上記積層状態においては、第１，第２，第
３，第４素子３，４，５，６が、いずれも回路形成面を
上向きにした状態（同じ向き）で配置されている。ま
た、第１，第２，第３，第４素子３，４，５，６の各々
の裏面は、例えばシリコーン樹脂の如き粘度の高いゲル
状の緩衝接着剤２６により配線基板２に接合されてい
る。一方、各々のチップ部品２２，２３，２４，２５
は、上述の如く略Ｕ字形に折り曲げられた各配線引き回
し領域１３，１４，１５，１６の内側面に配置されてい
る。

【００２２】上記構成からなる半導体装置１において
は、第１，第２，第３，第４素子３，４，５，６といっ
た４つの半導体素子を、それぞれに対応する配線引き回
し領域１３，１４，１５，１６の折り曲げにより外部接
続端子配置領域７の裏面側（上方）に積層することによ
り、装置の高機能化と小型化に対応し、かつ高密度実装
性に優れたパッケージ構造が実現されるとともに、各々
の配線引き回し領域１３，１４，１５，１６にチップ部
品２２，２３，２４，２５を搭載したことで、積層型の
半導体装置１の電気的特性（電流特性等）を安定させる
ことができる。

【００２３】また、外部接続端子配置領域７の裏面を非
半導体素子実装領域２７とし、そこに半導体素子を実装
（フリップチップ実装）せずに、第１素子３の裏面を緩
衝接着剤２６を用いて接合した構造になっているため、
外部接続端子配置領域７部分の平面度を保持して外部接
続端子８の高さを均一に揃えることができる。また、積
層型の半導体装置１をマザーボード等に実装した場合
に、第１素子３とマザーボードとの熱膨張係数差に伴う
応力を、緩衝接着剤２６によって吸収緩和することがで
きる。

【００２４】さらに、第１素子３以外の他の素子（第
２，第３，第４素子，４，５，６）についても、それぞ
れの素子裏面を緩衝接着剤２６にて配線基板２に接合し
た構造になっているため、配線基板２と各素子３，４，
５，６の熱膨張係数差に伴う応力についても、緩衝接着
剤２６で吸収緩和することができる。これにより、電気
的特性と信頼性に優れた積層型の半導体装置１を実現す
ることが可能となる。

【００２５】なお、上記実施形態においては、各々の配
線引き回し領域１３，１４，１５，１６にそれぞれ一個
ずつチップ部品２２，２３，２４，２５を実装したもの
について説明したが、チップ部品の搭載個数については
任意に変更可能である。また、チップ部品の機能（種
類）についても、これを搭載する目的や用途（例えば、
タイミングの調整用など）に応じて任意に選択可能であ
る。さらに、一つの配線引き回し領域（１３，１４，１
５，１６）に、機能（種類）の異なる複数のチップ部品
が混在するように搭載してもよい。

【００２６】

【発明の効果】以上説明したように本発明の半導体装置
によれば、配線基板に設けられた複数の半導体素子実装
領域にそれぞれ半導体素子を実装し、これら複数の半導
体素子を配線引き回し領域の折り曲げによって外部接続
端子配置領域の裏面側に積層することで、構造体の平面
サイズを拡大することなく、高機能化を実現することが
できる。また、配線基板の配線引き回し領域の適所に、
例えばノイズ対策を目的にチップ抵抗やチップコンデン
サ等のチップ部品を搭載することにより、積層型の半導
体装置の電気的特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置の構成を示
す側断面図である。

【図２】本発明の実施形態に係る半導体装置を平面的に
展開した状態を示す概略図である。

【図３】図２の部分断面図である。

【図４】従来における半導体装置の構成を示す側断面図
である。

【符号の説明】

１…半導体装置、２…配線基板、３…第１素子（半導体
素子）、４…第２素子（半導体装置）、５…第３素子
（半導体素子）、６…第４素子（半導体素子）、７…外
部接続端子配置領域、８…外部接続端子、９…第１実装
領域（半導体素子実装領域）、１０…第２実装領域（半
導体素子実装領域）、１１…第３実装領域（半導体素子
実装領域）、１２…第４実装領域（半導体素子実装領
域）、１３，１４，１５，１６…配線引き回し領域、２
２，２３，２４，２５…チップ部品、２６…緩衝接着
剤、２７…非半導体素子実装領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の外部接続端子を配置してなる外部
   接続端子配置領域を一方の面に有するとともに、前記外
   部接続端子配置領域を除く他の領域に、それぞれ折り曲
   げ可能な配線引き回し領域を介して設けられた複数の半
   導体素子実装領域を有する配線基板と、 前記配線基板の各々の半導体素子実装領域に実装される
   とともに、前記配線引き回し領域を折り曲げた状態で前
   記外部接続端子配置領域の裏面側に積層された複数の半
   導体素子と、 前記配線基板の配線引き回し領域に搭載されたチップ部
   品とを備えたことを特徴とする半導体装置。
2. 【請求項２】 前記外部接続端子配置領域の裏面側に積
   層された複数の半導体素子のうち、少なくとも一つの半
   導体素子の裏面が緩衝接着剤により前記配線基板に接合
   されていることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記配線基板における前記外部接続端子
   配置領域の裏面を非半導体素子実装領域としてなること
   を特徴とする請求項１記載の半導体装置。