JPH0357257A - 高密度半導体メモリモジユール及びその形成方法 - Google Patents

高密度半導体メモリモジユール及びその形成方法

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JPH0357257A
JPH0357257A JP2187350A JP18735090A JPH0357257A JP H0357257 A JPH0357257 A JP H0357257A JP 2187350 A JP2187350 A JP 2187350A JP 18735090 A JP18735090 A JP 18735090A JP H0357257 A JPH0357257 A JP H0357257A
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leads
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、高密度半導体メモリモジュール及びその形成
方法に関する。
Ｂ．従来の技術及び発明が解決しようとする課題コンピ
ュータ製造コストの実質的な部分は、当該システム製造
のために用いられる集積回路チップが充填される空間に
直接依存している。したがって、現代のコンピュータシ
ステムにおいて次第にと使用されてきているデュアルイ
ンラインパッケージにおいて半導体メモリモジュールの
大きさを極小化することが重要である。
チップ実装密度を増すための１つの構造は、１チップを
他のチップの上部に搭載するか若しくは積み重ねること
によって形成される。チップが剛性ハウジング内部に収
容される二重チップ構造を形成するためにチップを積み
重ねる従来技術が存在する。１チップの背面が、第２の
チップの背筒に面している状態で、チップ間に剛体の支
えが介在している。活性面は、各チップ上の露出した人
力／出力（Ｉ／Ｏ）端子に電気的接続が容易にできるよ
うに互いに離れて向き合っている。
特願昭５６−１３７６６５号には、２組の半導体チップ
そ含んでいるデュアルインラインパッケージモジュール
（ＤＩＰ）を開示しており、各チップは、チップ内部の
回路への電気的接続のための活性面上にはんだ山を有し
ている。１組のチップの活性面は、対応する他のチップ
のはんだ山に整合した１チップ上のはんだ山により、互
いに向き合って搭載されている。２組のチップは、第１
の組の上部チップの背面が第２の組の低部チップの背面
に面することによって積み重ねられる。
そのため、特許請求の範囲に記載された本発明は、モジ
ュールの大きさを最小限の増大に止どめ、低製造コスト
により２倍のメモリモジュール密度を持つことを可能す
る方法及びメモリモジュールを提供する目的を達成する
。
Ｃ．課題を解決するための手段 したがって、本発明に係る方法は、２倍の密度舎持った
メモリモジュールを提供するための周知技術を使用する
。これらの技術は、型に入れて作られた樹脂ハウジング
若しくはセラミックハウジング内部に１チップだけを含
んでいるＤＩＰモジュールの製造に使用される。通常、
これらのチップは、薄い金属キャリャテープを用いるこ
とによって製造され、そして、チップパッドに接着され
るべき内側接着リード及び接点ピンを形成するために外
側接着リードを含む離隔した一連のビームリードパター
ンを用いてリードフレームを提供するために穴開けされ
る。後に、チップは内側接着リードに接続される。この
ことは、通常、内側接着リードにチップを接着剤で最初
に接着し、それからチップパッドを内側接着リードに接
着することによって達威されるが、他の接続方法もまた
可能である。次にハウジングが形成され、外側リードは
接続ピン若しくは接続リードの長さを調整するために穴
開けされる。いくつかのモジュール検査が、通常、製造
工程中に行なわれる。
メモリモジュールを製造するための一般的な方法に反し
て、内側接着リードは、それらがよく知られた内側接着
リードより大きな幅を持つように、本発明に係る方法で
穴開けされる。後に、若しくは穴開け工程と同時に、内
側接着リードは、二つの内側接着リード間に空間を設け
るために、以前に得た各々の小さな内側接着リードのう
ち、少なくとも１つを曲げることができるようにするた
めに、何か他の適当な方法でスロットが入れられるよう
に処理される。内側接着リードは、チップを押入するた
めの十分な間隙を得るために必要な限度で、内側リード
接着端の領域にだけスロットが入れられるのが好ましい
。次に、活性面及び背面を有している２つの半導体メモ
リチップは背中合せに接着されでいる。接着剤による接
着は、当業者に周知の何か適当な材料によって行なわれ
得る。
その後、上部及び低部接着リードが２つのチップを取り
囲むように、背中合せに積み重ねられたチップは、上部
内側接着リードと低部内側接着リードの間の間隙に挿入
される。チップはパッド位置と同じか又は対称位置にあ
り得る。第１の例では、個々の内側リード接着端及びチ
ップパッドは、対応する接続を行うための共通部分を持
つワイヤボンディングによって接着される必要がある。
第２の例では、内側リード接着端は、個々のチップバツ
ドに直接接着され得る。次に、個々の内側接着リードに
チップパッドを合致させるため及び変位が上方及び／又
は下方のより小さい内側接着リードを曲げることによっ
て補正されるならば、上方の小さい内側接着リードと下
方の小さい内側接着リードの変位を補正するために低部
チップに関して上部チップを移動させなければならない
。
本発明に係る方法は、ＺＩＧ−ＺＡＧパッケージと同様
、デュアルインラインパッケージ（ＤＩＰ）に適用可能
である。そして、そこには２つのチップが垂直位置に配
置されており、留め金のような接着リードは低い部分に
おいてだけメモリチップを取り囲んでいる。
チップを接着リードに固定した後のモジュールの取扱い
は、メモリモジュールの一般的な製造方法に対応してい
る。
本発明に係る方法は、ただいくつかの追加の製造工程が
２倍の密度を持つメモリモジュールを提供するのに必要
であるという有利な点を持っている。したがって、既知
の技術がメモリモジュールを低コストで製造するために
使用され得る。
他の利点は、普通のシングルチップモジュールの範囲内
にあるモジュールの高さである。このようにメモリモジ
ュールが配置されている上のプリント回路基板密度を２
倍にすることができ、若しくはプリント回路基板の組立
体を減少させることができ、同様に製造コストの削減に
対してリードを減少させることができる。
本発明に係る半導体メモリモジュールは、樹脂若しくは
セラミックのハウジングから成り、中には２つのチップ
が背中合せに積み重ねられている。
チップのパッドは、接着リードに電気的に接続されてお
り、その接着リードは、接点ピンを形成するためにハウ
ジングの外側に一般的に配置された外側接着リード若し
くはプリント回路基板及びハウジングにおける内側接着
リードへのモジュールの接点リードから成る。内側接着
リードは、内側リード接着端の領域において、積み重ね
られたチップを受取りそして取り囲むための間隙を形成
している上方及び下方接着リードまで延在している。
上方及び下方リードビームは、ハウジング内部にも配置
され、後にハウジング外部に配置される外側リード接着
に連なるリードビーム部分に達し得る。
内側接着リードは、リードビームを穴開けした後、他方
の上方に配置された上方及び下方の内側リード端が設け
られるように、内側接着リード領域に少なくとも２倍の
シート材料を有している金属キャリャテープを使用する
ことによっ形成され得る。
Ｄ．実施例 第１図は、プラスチックハウジング４、そしてハウジン
グ４の外側の両側面上の外側接着リード６を含み、プリ
ント回路基板（図示していない）上のメモリモジュール
の表面実装に適したＪリードとして形成されたＤＩＰ型
の半導体メモリモジュールを示している。ハウジング４
の最上部が部分的に取り除かれ、チップ８が現れている
。チップ８のバッド２０は、上方の内側接着リード１６
ａの内側接着リード端１８ａとワイア接着されている。
下方の内側接着リード１６ｂは、低部チツプ１０のパッ
ドに接続され、そして内側接着リード端部２４につなが
っている上方の内側接着リード１６ａはハウジング内側
に設けられている。低部チップ１０は第１図においては
見えない。電力供給部２６と接地供給部２８は夫々上方
及び下方の内側接着リード１６ａ、１６ｂから成るが、
内側接着リード部２４は外側接着リードに接続されてい
ない。好ましい実施例において、３つの内側接着リード
は適当な電力及び接地供給部を設けるために相互接続さ
れる。
第２図は第１図の平面図である。通常では見えない部分
が破断線により描かれている。内側接着リード１６及び
外側ビームリード６（第３図）を含んでいるビームリー
ド１４は内側接着リード１６によりチップ８、１０（チ
ップ１０は第４図に示されている。）に固定され、外側
接着リード６によりリードフレーム１２に固定される。
リードフレーム１２（第３図）は、通常、ビームリード
とチップを取りつけるのに役立ち、穴開け工程や曲げ工
程でＪリードを設けるために除去される。内側接着リー
ド１６は、上方接着リード１６ａや下方接着リード１６
ｂからなり、それらの少なくとも一方が上部チップ８と
底部チップ１０を取り囲むように曲げられる。個々の上
方及び下方接着リードの内側接着リード端１８ａ及び１
８ｂはチップパッド２０にワイヤボンディングされる。
上方内側接着リード１６ａと下方内側接着リード１６ｂ
は内側接着リード１６の部２４よりも小さな幅を有して
いる。
第３図は、後に穴開けされ、接続ピンが形成される外側
接着リード６を持つリードフレーム１２を示している。
チップ８とチップ１０は内側接着リード１６により背中
合せに接して積み重ねられ、内側接着リードｌｅａ及び
１６ｂそしてその端部１８ａ及び１８ｂは、それぞれ上
部チップ８及び低部チツブ１０のバッド２０にワイヤボ
ンディングによって接続されており、それぞれ第４図の
横断面図に示されている。
添付図面に示されているような好ましい実施例に係るメ
モリモジュールは、上述のような発明に係る方法に従っ
て製造される。したがって、内側接着リード１６は、穴
開け工程後又はその間に内側接着リード端１８領域に少
なくともスロットが入れられる。穴開け工程に引き続い
て、積み重ねられたチップ８及び１０が背中合わせに接
着された後で挿入される間隙２２を形成するためにスロ
ットが入れられた端部が拡げられる。次に、端部１８ａ
及び１８ｂは、チップパッド２０にワイヤボンディング
される。さらに本発明に係る工程は、ＤＩＰ又はジグザ
グ（Ｚ　Ｉ　ＧＺＡＧ）型のモジュールを製造するため
の通常の工程に対応している。
両メモリチップは、分離したチップ選択ピンによっても
っぱら接近させられるべきであり、データ線（アドレス
線等〉のような全ての他のピンは、上部チップ及び低部
チップによって一般的に用いられる。
Ｅ．発明の効果 本発明によれば、モジュールの大きさは最小限の増大に
止どめ、低製造コストにより２倍のメモリモジュール密
度を持つ高密度半導体メモリモジュールを得ることがで
きる。
【図面の簡単な説明】 第１図は、ハウジングを破断して露出したチップ上部を
示す二重インラインパッケージモジュールの斜視図、第
２図は、第１図の平面図、第３図は、リードフレームを
持つ内側及び外側接着リードの平面図、第４図は、二重
に積層したチップの横断面図である。 ２・・半導体メモリモジュール、６・・外側接着リード
、８、ＩＯ・・チップ、１２・・リードフレーム、１４
・・ビームリード、１６・・内側接着リード、１６ａ・
一上方内側接着リード、１６ｂ・・下方内側接着リード
、２０・・パッド、２２・・間隙、２４・・内側接着リ
ード部。

Claims (7)

    【特許請求の範囲】
  1. （１）ハウジングと、前記ハウジングにおける背中合せ
    に積み重ねられた２つのチップと、ワイヤ接着によって
    前記積み重ねられたチップのパッドに電気的に接続され
    たビームリードとを備え、前記ビームリードは前記ハウ
    ジングの外部に外側接着リード及び前記ハウジングの中
    に内側接着リードを備え、前記内側接着リードは上方の
    内側接着リード及び下方の内側接着リードに分岐して、
    前記積み重ねられたチップを受け入れるための間隙を形
    成していること特徴とする高密度半導体メモリモジュー
    ル。
  2. （２）前記上方内側接着リード及び前記下方内側接着リ
    ードが、前記上方接着リード及び前記下方接着リードよ
    り大きな幅を有している内側接着リー載の高密度半導体
    メモリモジュール。
  3. （３）薄いシート金属キャリアを備える工程と、前記ビ
    ームリードはチップパッドに接着されるべき内側接着リ
    ードと、接点を形成するために少なくともいくつかの外
    側接着リードから成る離隔した一連のビームリードパタ
    ーンをリードフレームに設けるために前記薄いシート金
    属キャリアを穴開けする工程と、 ビームリードにつき、１組の内側接着リードを設けるた
    めの少なくともいくつかの前記内側接着リードにスロッ
    トを入れる工程と、 前記１組の内側接着リードのうち下方のリードの上部と
    前記内側接着リードの上方のリードの低部の間に平坦面
    になるように積み重ねられた２つのチップを受け入れる
    のに十分な空間を設けるために、前記１組の内側接着リ
    ードのうちの少なくとも１つを曲げる工程と、 低部及び上部のチップによる積み重ねを形成するように
    背中合わせに前記チップを接着する工程と、 下方及び上方の内側接着リード間に形成した空間に背中
    合せに積み重ねられた前記チップを挿入する工程と、 前記下方の内側接着リードに前記低部チップのパッドを
    接着すること及び前記上方の内側接着リードに前記上部
    チップのパッドを接着することによって前記接着リード
    に前記積み重ねたチップを結合させる工程と、 チップと内側接着リードの回りにハウジングを鋳造する
    工程と、 接点ピン又は接点リードを設けるために外側接着リード
    を備える工程を 含んでいる高密度半導体メモリモジュールの形成方法。
  4. （４）個々の内側接着リードのチップパッドの位置を合
    致させるために前記低部チップに関して前記上部チップ
    を移動させる工程を含んでいる請求項（３）記載の高密
    度半導体メモリモジュールの形成方法。
  5. （５）前記下方の内側接着リードに前記低部チップのパ
    ッドが及び前記上方の内側接着リードに前記上部チップ
    のパッドがワイヤボンディングされている請求項（３）
    若しくは（４）記載の高密度半導体メモリモジュールの
    形成方法。
  6. （６）前記内側接着リードに前記パッドを接着するのに
    先立って、前記積み重ねられたチップが前記接着リード
    に固定される工程を含んでいる請求項（３）、（４）若
    しくは（５）記載の高密度半導体メモリモジュールの形
    成方法。
  7. （７）接点ピン又は接点リードを設けるために外側接着
    リードを設ける工程が、長さを調節するため及び前記リ
    ードフレームを取り除くために外側接着リードを穴開け
    する工程と、接点ピン又は接点リードを形成するために
    前記外側接着リードを曲げる工程とを含む請求項（３）
    、（４）、（５）若しくは（６）記載の高密度半導体メ
    モリモジュールの形成方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5086018A (en) * 1991-05-02 1992-02-04 International Business Machines Corporation Method of making a planarized thin film covered wire bonded semiconductor package
US5371866A (en) * 1992-06-01 1994-12-06 Staktek Corporation Simulcast standard multichip memory addressing system
US5420758A (en) * 1992-09-10 1995-05-30 Vlsi Technology, Inc. Integrated circuit package using a multi-layer PCB in a plastic package
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
US5777705A (en) * 1997-05-30 1998-07-07 International Business Machines Corporation Wire bond attachment of a liquid crystal display tile to a tile carrier
US5918112A (en) * 1997-07-24 1999-06-29 Motorola, Inc. Semiconductor component and method of fabrication
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6885092B1 (en) * 1997-09-29 2005-04-26 Hitachi, Ltd. Semiconductor device and a memory system including a plurality of IC chips in a common package
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
DE10003670A1 (de) * 2000-01-28 2001-08-09 Wichmann Workx Ag Information Halbleiterbauelement
TW565925B (en) * 2000-12-14 2003-12-11 Vanguard Int Semiconduct Corp Multi-chip semiconductor package structure process
KR100355032B1 (ko) * 2001-01-08 2002-10-05 삼성전자 주식회사 고집적 패키지 메모리 장치, 이 장치를 이용한 메모리 모듈, 및 이 모듈의 제어방법
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
US6542393B1 (en) 2002-04-24 2003-04-01 Ma Laboratories, Inc. Dual-bank memory module with stacked DRAM chips having a concave-shaped re-route PCB in-between
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
US20060185159A1 (en) * 2005-02-22 2006-08-24 Tyco Electronics Corporation Memory card insertion tool
US9041188B2 (en) 2012-11-10 2015-05-26 Vishay General Semiconductor Llc Axial semiconductor package
US9978669B2 (en) 2016-06-30 2018-05-22 Nxp Usa, Inc. Packaged semiconductor device having a lead frame and inner and outer leads and method for forming

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137665A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689684A (en) * 1971-02-05 1972-09-05 Du Pont Lead frame connector and electronic packages containing same
DE2460346A1 (de) * 1974-12-20 1976-06-24 Bbc Brown Boveri & Cie Verfahren zum kontaktieren von halbleiterbauelementen und/oder integrierter schaltungen sowie kontaktierungsstreifen zur durchfuehrung des verfahrens
US4214120A (en) * 1978-10-27 1980-07-22 Western Electric Company, Inc. Electronic device package having solder leads and methods of assembling the package
US4423468A (en) * 1980-10-01 1983-12-27 Motorola, Inc. Dual electronic component assembly
US4363076A (en) * 1980-12-29 1982-12-07 Honeywell Information Systems Inc. Integrated circuit package
US4496965A (en) * 1981-05-18 1985-01-29 Texas Instruments Incorporated Stacked interdigitated lead frame assembly
US4514750A (en) * 1982-01-11 1985-04-30 Texas Instruments Incorporated Integrated circuit package having interconnected leads adjacent the package ends
US4521828A (en) * 1982-12-23 1985-06-04 At&T Technologies, Inc. Component module for piggyback mounting on a circuit package having dual-in-line leads
KR890004820B1 (ko) * 1984-03-28 1989-11-27 인터내셔널 비지네스 머신즈 코포레이션 배저장밀도의 메모리 모듈 및 보드와 그 형성방법
US4862245A (en) * 1985-04-18 1989-08-29 International Business Machines Corporation Package semiconductor chip
JPS62109333A (ja) * 1985-11-04 1987-05-20 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体パツケ−ジ
US4774635A (en) * 1986-05-27 1988-09-27 American Telephone And Telegraph Company At&T Bell Laboratories Semiconductor package with high density I/O lead connection
US4763188A (en) * 1986-08-08 1988-08-09 Thomas Johnson Packaging system for multiple semiconductor devices
US4766478A (en) * 1986-09-02 1988-08-23 Dennis Richard K Lead frame for semi-conductor device and process of connecting same
JPS6396947A (ja) * 1986-10-13 1988-04-27 Mitsubishi Electric Corp 半導体装置用リ−ドフレ−ム
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US4862322A (en) * 1988-05-02 1989-08-29 Bickford Harry R Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween
US4979016A (en) * 1988-05-16 1990-12-18 Dallas Semiconductor Corporation Split lead package
US5052481A (en) * 1988-05-26 1991-10-01 International Business Machines Corporation High conduction cooling module having internal fins and compliant interfaces for vlsi chip technology
US4996583A (en) * 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
US4987473A (en) * 1989-08-03 1991-01-22 Vlsi Technology, Inc. Leadframe system with multi-tier leads
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
US5012323A (en) * 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137665A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device

Also Published As

Publication number Publication date
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DE68905475T2 (de) 1993-09-16
EP0408779B1 (en) 1993-03-17
JP2538107B2 (ja) 1996-09-25

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