JPS62109333A - 半導体パツケ−ジ - Google Patents

半導体パツケ−ジ

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JPS62109333A
JPS62109333A JP61234709A JP23470986A JPS62109333A JP S62109333 A JPS62109333 A JP S62109333A JP 61234709 A JP61234709 A JP 61234709A JP 23470986 A JP23470986 A JP 23470986A JP S62109333 A JPS62109333 A JP S62109333A
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chip
lead frame
circuit
chips
package
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リチヤード・ブリユーワー・オーバーフイールド
プラタツプ・シン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ６　産業上の利用分野 本発明は、一般に半導体パッケージング、さらに具体的
にいえば、チップをリード・フレームの両面に取りつけ
る、カプセル封じ半導体チップの取りつけ装置に関する
ものである。
Ｂ、従来技術及び発明が解決しようとする問題点近年に
おけるデータ処理装置、特にいわゆるパー７ｆル・コン
ピュータの飛躍的成長に伴って、ますます多くのデータ
処理能力とデータ処理機能をますます小さなパッケージ
に実装する必要が生じてきた。集積回路半導体チップの
密度が増大しただめ、一定体積のパッケージ装置当りの
データ処理能力が増大してきた。たとえば、２５６にピ
ットのダイナミック・ランダム・アクセス記憶装置ハン
ケージが、現在では僅か数年前に一般に使われていた６
４にビットのパッケージと変らない物理的サイズのモジ
ュールの形で入手できる。とはいえ、データ処理システ
ムの全体サイズをさらに小さくするだめに、ますます小
さなパッケージを作る技術が引き続き探求されて因る。
業界でＤＩＰパッケージと呼ばれている、デュアル・イ
ンライン自ビン集積回路パッケージが、大部分のデータ
処理システムに使われている。米国特許第４３９８２３
５号には、このパッケージを複数個ピギーバック方式で
積み重ね、該当するビンを互いに電気的に接続し、その
他のピンは遮断した配置が示されている。この方法は、
ランダム・アクセス記憶装置および読取り専用記憶装置
の記憶密度を増大させる点で特に有用である。もちろん
、これらの装置をピギーバック方式で積み重ねたプリン
ト回路カードは、高さが増すため、非ピギーバック方式
のモジュールを格納したカードの場合よりも所要体積は
大きくしなければならナイカ、カードの所要面積は増え
ない。
米国特許第５７４６９５４号には、リードΦフレームノ
スタックヲ含み、各リード・フレームの片側にチップを
取りつけである半導体チップのスタック配置が開示され
ている。次に、リード・フレームを電気的に相互接続す
るが、その後配置全体を適当な方法でカプセル封じする
こともある。
このパッケージ内では、上記のピギーバック式配置と同
様に、多数のリード・フレームを分離しなければならな
いので、パッケージの高さは、回路密度を掛けたものと
ほぼ等しくなる。
米国特許第４４２３４６８号には、裸のマイクロプロセ
ッサとそれに関連するパッケージされていない読取り専
用メモリ・チップなどの関連する超小型電子部品が、絶
縁基板の両面に取りつけられ、実質上、超小型両面プリ
ント回路カードとなっているパッケージが示されている
。半導体チップ上の接点が、絶縁基板の導体パターンに
接続されている。その後、基板のそれぞれの面を絶縁カ
バーで密封し、またアセンブリ全体を、表面取付は用部
品モジュールとして外部回路にリフローはんだ付けする
こともある。この方法は、実装する集積回路チップの密
度を増大させるためのもう一つの方法であるが、これは
裸のチップを表面に取り付け、さらに保護ケースに封入
した両面プリント回路カードと同様にかなり複雑な配置
である。
この方法は、高い回路密度をもたらすものの、複雑なた
めにコストが大幅に増す。
したがって、集積回路チップ用の低コストで製造しやす
い第１段パッケージの回路密度を大幅に増大させること
ができれば、極めて望ましい。
Ｃ０問題点を解決するための手段 したがって、リード・フレームの片面に第１のｉｆ回路
チップを取り付ける、このアセンブリは、それと面対称
（鏡像）の関係にある第２の集積回路チップをリード・
フレームの反対側の面に取り付ける。次にこのアセンブ
リを適切なプラスチック材料中にカプセル封じする。メ
モリ・チップは、この取付は方法に特に適しており、ピ
ン取付け、リード取付け、および表面取付けの集積回路
パッケージにもこの方法は適用できる。
この２重チップ・パッケージは、リードφフレームの片
方の面にしかチップを実装できない従来のモジュールよ
りも、やや厚い。本発明は、上記の従来技術の所で述べ
たピギーバック式モジュールやスタック・リード・フレ
ームよりもずっと小さなパッケージをもたらす。本発明
のパッケージでは、基板や内側をめっきした貫通孔が要
らないため、たとえば上記の密閉形両面プリント回路基
板構成よりも、ずっと安価な材料と製造方法が使える。
メモリ・チップのサイズが一定の場合、プリント回路カ
ード上の一定面積当りの記憶密度は、２倍になり、部品
の高さの増す度合は、従来技術の場合よりも少ない。
Ｄ、実施例 第１図を参照すると、リード・フレーム１１は、そこか
ら延在する複数のリード１２を備えている。
集積回路メモリ・チップ１３が、リード・フレーム１１
の上面に取り付けられており、半導体チップ１５上のそ
れぞれの回路終端点が、それに対応する一方のリード１
２に複数のワイヤ・ボンド１４で電気的に接続されてい
る。また、リード・フレーム１１０反対側には、別の集
積回路メモリ・チップ１５が取りつけられている。この
二つのメモリ・チップ１３と１５の回路構成は同じであ
るが、メモリ・チップ１５上の各回路終端点は、メモリ
・チップ１３上のそれに対応する回路終端点に対して面
対称（鏡像）となる位置に配置されている。このメモリ
・チップ１５上の回路終端点の配置のため、メモリ・チ
ップ１５上の回路終端点から複数のリード１２に通じる
もう一組のワイヤ・ボンド１６は、複数のワイヤ・ボン
ド１４に対して面対称となっている。
リード・フレーム１１の技術、リード・フレームにチッ
プ１３と１５を接続する技術、およびチップ１６と１５
上の回路終端点をリード１２とワイヤ・ボンドで電気的
に接続する技術は、当技術分野で周知のものであり、多
数の方法がある。
このアセンブリを組み立てた後、典型的な場合第１図で
示すように適切なプラスチック材料１７にカプセル封じ
する。
次に第２図および第５図には、別の型式の半導体記憶モ
ジュールの両面の図が示しである。第２図および第６図
に示したモジュールは、完成するとプラスチック製リー
ドつきチップ−キャリアすなわちＰＬＣＣとなる。この
種のパッケージは、プリント回路基板の穴を通って延在
するリードのない、表面取付けに適している。第２図お
よび第６図に示した半完成モジュールは、そのパッケー
ジが４面から伸びるリードを備えている点で、リードが
２面から伸びる第１図のＤ■Ｐノくツケージとは異なっ
ている。
第２図において、半導体記憶装置チップ２０は、適当な
方法でリード・フレーム２１の中央部に接続されている
。リード・フレーム２１は、そこから伸びる複数のリー
ド９１−１０６を備えており、これらのリードは、パッ
ケージ製造のこの段階では、リード・フレームの金属に
よって物理的かつ電気的に相互接続されており、製造工
程の後の段階でこのフレーム金属を切断する。チップ２
０上の複数の終端点３１−４６は、複数のワイヤ・ボン
ド５０でリード９１−１０６を含むリード・フレームの
個々の部分に接続されている。
ここで第２図に示したサブアセンブリがその周シで回転
できる、仮想的な垂直軸を考−えてみる。
第５図は、このサブアセンブリをこの仮想垂直軸の周り
で１８０°回転した後の図である。第３図では、別の半
導体メモリ・チップ６０が、同じリード・フレーム２１
０反対側の中央部に取シ付けられている。チップ６０上
の回路終端点は、チップ２０上のそれに対応する回路終
端点と面対称であることに注意すること。すなわち、チ
ップ２０および６０上の番号の一番小さい回路終端点か
ら始まって番号の一番犬きい回路終端点で終る。回路終
端点の列は面対称である。したがって、番号の一番小さ
い回路終端点（チップ２０上の）５１と（チップ６０上
の）６１は、リードφフレーム２１上の同じり−）’　
（９１＞にワイヤ・ボンドで接続されている。
第２図および第６図の破線８０は、サブアセンブリを適
当な材料中にカプセル封じするための金型の輪廓を表し
ている。ワイヤ・ボンド５Ｇを設け、チップ２Ｑをリー
ド・フレーム２１に接続し。
ワイヤ・ボンド８１を設け、チップ６０をリード・フレ
ーム２１に接続した後、成形など通常の方法によって、
サブアセンブリの周りに適当なカプセル封じ材料を成形
する。次にリード・フレームの余った部分を切断すると
、所期のパッケージ用のリードがうまく形成される。
以上まとめると、まずリード・フレームの片面に第１の
集積回路チップを取り付け、リード・フレームの反対側
にそれと面対称となる第２の集積回路チップを取りつけ
て、このサブアセンブリを完成する。次にこのアセンブ
リをプラスチックなど適当な材料中にカプセル封じする
。メモリ・チップが、この取シつけ方法に特に適してい
るがこの方法は、ピンつき、リードつき、および表面取
り付は形の集積回路パッケージにも適用できる。
Ｅ９発明の効果 本発明は、メモリ・チップの実装に取りわけ適してお、
ｊ７、ＤＩＰパッケージ、表面取付用のプラスチック製
リードつきチャツプ・キャリアなど広範囲のパッケージ
ング技術に応用できる。チップをリード・フレームまた
はその相当物に接続する方法も、様々な方法がある。た
とえば、回路接続点をリフロ一番ボンディングやゴール
ド・バンブ超高波接着によってリード・フレームのフィ
ンガに接着し、それと接触するようにチップを配向する
フリップ・チップ接着法が使用できる。
【図面の簡単な説明】
第１図は、本発明の面対称チップ・パッケージング法を
組み込んだＩＯＰパッケージの断面図である。 第２図および第３図は、本発明の面対称チップ・パッケ
ージング法を組み込んだパッケージの両側を示したもの
である。 １１拳・・・リードΦフレーム、１２・・・・リード、
１３・・・・半導体チップ、１４．１６・・・・ワイヤ
ｅボンド、１５・・・・メモリ・チップ、１７会・・・
カプセル封じ。 出願人　　　イングーナショナル・ビジネスΦマシーＺ
ズ番コーホレーション復代理人　弁理士　　篠　　　１
）　　文　　　雄ＦＩＧ、　　　２

Claims (2)

    【特許請求の範囲】
  1. （１）リード・フレームと、上記リード・フレームの第
    １の面に取りつけられた第１の集積回路チップと、上記
    リード・フレームの第２の面に取りつけられた第２の集
    積回路チップと からなる半導体パッケージ。
  2. （２）上記第１のチップおよび第２のチップと上記リー
    ド・フレームの一部分はカプセル封じ用プラスチック材
    料で密封されていることを特徴とする特許請求の範囲第
    （１）項に記載の半導体パッケージ。
JP61234709A 1985-11-04 1986-10-03 半導体パツケ−ジ Pending JPS62109333A (ja)

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Application Number Priority Date Filing Date Title
US79489985A 1985-11-04 1985-11-04
US794899 1985-11-04

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JPS62109333A true JPS62109333A (ja) 1987-05-20

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JP61234709A Pending JPS62109333A (ja) 1985-11-04 1986-10-03 半導体パツケ−ジ

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