KR19980063698A - 단일-패키지된 반도체 메모리 장치의 메모리 용량을 두배로하는 방법 - Google Patents

단일-패키지된 반도체 메모리 장치의 메모리 용량을 두배로하는 방법 Download PDF

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윌리엄비.켐플러
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Abstract

방법과 장치(50)는 미러 이미지된 칩에 적용된 범프 본드 공정을 사용하여 단일-패키지 반도체 메모리 장치(10)의 메모리 용량을 두배로 한다. 상기 방법은 선정된 마스크 세트(20)에 따라 제1 패드 세트(12)를 구비하는 제1 칩(10)을 형성하는 단계를 포함하고 장치는 상기 단계로부터의 결과이다. 본 방법의 다음 단계는 상기 선정된 마스크 세트(20)의 미러 이미지를 구비하는 미러-이미지된 마스크(24) 세트를 발생시키는 것이다. 다음에, 본 발명은 상기 미러-이미지된 마스크 세트(24)에 따라 제2 패드 세트(32)를 구비하는 제2 칩(30)을 형성하는 단계를 포함한다. 다음에, 상기 제1 칩(10) 및 제2 칩(30)을 단일 패키지 리드 프레임(40)에의 연결은 상기 제1 칩(10) 및 제2 칩(30)이 상기 단일 패키지 리드 프레임(40)의 공통 리드를 공유하기 위해 상기 제1 핀 세트(12) 및 제2 핀 세트(32)중 기능적으로 등가적인 패드에 대해 상기 단일 패키지 리드 프레임(40)의 반대측에 마주보도록 발생시킬 수 있다. 제어 회로(60)는 단일 패키지된 반도체 메모리 장치(50)가 단일 용량 또는 두배인 용량의 동작을 제공하는지를 선택적으로 제어한다.

Description

단일-패키지된 반도체 메모리 장치의 메모리 용량을 두배로 하는 방법
본 발명은 반도체 칩을 제조하고 패키지하는 방법에 관한 것으로, 특히 단일-패키지된 반도체 메모리 장치의 메모리 용량을 두배로 하는 방법에 관한 것이다.
집적 회로의 구성요소는 점차 복잡한 동작을 수행하고 있다. 이러한 동작은 더 복잡한 처리, 신호 통신, 및 데이터 저장 능력이 필수적이다. 이러한 발전의 일환으로서, 랜덤 액세스 및 다른 메모리의 용량은 충분한 저장 용량을 제공함으로써 보조를 맞추고 있다는 것이 중요하다. 보다 큰 저장 용량의 메모리의 설계는 일반적으로 시간을 소비하고 많은 연구와 개발 자원을 지출한다. 만약 많은 연구 및 개발 자원을 지출하지 않고 단일-패키지 DRAM 또는 다른 메모리 장치의 저장 용량을 증가시킬 수 있다면, 관련된 공정 및 전자 장치의 속도와 능력은 일반적인 구성요소의 개발 노력을 수반하는 비용을 들이지 않고 개선될 수 있다.
회로 기판 공간과 새로운 전자 장치로 존재하는 패키징의 한계 때문에, 하나 이상의 메모리 장치를 단일-패키지된 집적 회로의 구성요소에 단순히 추가하는 것은 비실용적이다. 많은 상황과 많은 이유로 인해, 소정의 메모리 응용을 지원하는 장치의 수를 단순히 증가시키는 것은 비실용적이다.
최근 몇 년 동안, 증가된 메모리 용량의 개발이 이루어지고 있는데, DRAM 장치인 경우 메모리 용량을 4배로 증가하는데 3 내지 5년이 필요하다. 복잡한 지시를 처리하고 갈수록 복잡한 동작을 수행하기 위한 보다 빠른 개발 요구 때문에, 이러한 추세로 DRAM 또는 다른 메모리 장치의 개발을 단순히 기다리는 것은 실용적일 수 없다.
상기 한계에 따라, 기존 회로 설계를 사용하여 반도체 메모리 장치의 용량을 증가시키는 방법의 필요성이 존재하며, 이로 인해 설계 기술의 발전을 기다릴 필요성이 없어지게 된다.
또한, 귀중한 회로 기판 공간을 소모하지 않고 그리고 관련된 집적 회로를 위한 넓은 패키징 또는 회로 재설계의 필요없이 반도체 메모리 장치의 메모리 용량을 증가시키는 방법 및 상기 방법의 결과인 장치가 필요하다.
따라서, 본 발명은 미러 이미지된 칩에 적용된 범프 본딩 공정을 사용하여 반도체 메모리 장치의 패키징 방법 및 상기 방법의 결과인 장치를 제공한다. 본 발명은 반도체 메모리 장치의 용량을 증가시키기 위해 종래 기술의 메모리 장치 패키징 방법의 비용, 공간의 한계 및 설계 발전의 제한을 극복하거나 크게 감소시킨다.
본 발명의 한 특징에 따르면, 단일-패키지된 반도체 메모리 장치의 메모리 용량을 두배로 하는 방법이 제공된다. 상기 방법은 선정된 마스크 세트에 따라 제1 패드 세트를 갖는 제1 칩을 형성하는 단계를 포함한다. 본 발명의 다른 단계는 선정된 마스크 세트를 생성한 동일한 데이터베이스로부터 미러-이미지된 마스크 세트를 발생시키는 것이다. 다음에, 본 발명은 미러-이미지된 마스크 세트에 따라 제2 패드 세트를 갖는 제2 칩을 형성하는 단계를 포함한다. 다음에, 제1 칩 및 제2 칩을 단일 패키지 리드 프레임에 본딩하는 것은 제1 칩 및 제2 칩의 활성 영역이 제1 패드 세트 및 제2 패드 세트중 기능적으로 등가적인 패드에 대해 단일 패키지 리드 프레임의 반대측에 마주보아 상기 단일 패키지 리드 프레임의 공통 리드를 공유하도록 발생할 수 있다.
본 발명이 제공하는 기술적인 장점은 단일 용량의 칩에서 시작하고 단일-용량의 메모리 장치 설계에 있어 임의의 주요한 변화가 없고 광범위한 회로 재설계의 필요성없이 두배 용량의 원하는 결과를 달성하는 단일-패키지 두배 용량의 메모리 장치이다.
본 발명의 다른 기술적인 장점은 DRAM뿐만 아니라 SRAM, 플래시 EPROM, OPT-EPROM, EEPROM, 비디오램, FMEM 등과 같은 다양한 반도체 메모리 장치에 적용한다는 것이다.
또한 본 발명의 다른 기술적인 장점은 제1 단일-패키지 장치가 대량 생산에 이용가용한 직후 필수적으로 두배 용량의 메모리 장치를 생산할 수 있는 능력이다. 미러 이미지 이외에 초기에 설계된 것과 매우 동일한 칩을 생산하기 위해 제2 마스크 세트를 발생시킴으로써, 본 발명은 반도체 메모리 장치의 메모리 용량을 두배로 하는 저비용 및 신뢰성있는 방법을 제공한다.
본 발명의 다른 기술적인 장점은 양측으로부터 전용 리드 프레임을 접하는 두개의 칩을 본드하는 범프 본딩(bump bonding) 기술을 효과적으로 사용할 수 있다는 것이다. 모든 장치의 패드 기능이 미러-이미지된 회로에서 대응하는 위치에 배치될 수 있기 때문에, 두개의 미러된 칩이 상호 접할 때, 두 칩의 대부분의 기능은 전용 리드 프레임의 동일한 레벨에 연결될 수 있다.
본 발명의 다른 기술적인 장점은 메모리 용량을 두배로 하는 능력을 갖는 메모리 장치를 달성하는 특성을 제공하기 위해 주어진 칩 설계에서 최소의 변형 만을 필요로 한다는 것이다.
본 발명은 상용 장치와 완전히 호환성을 갖는 미러-이미지된 회로의 제조를 가능하게 한다. 또한, 미러-이미지된 장치는 범프 본딩을 위해 본드 기술을 적절히 사용하는데 필요할 수 있는 모든 레이아웃 배치를 포함할 수 있다. 상기 및 다른 특별한 특징은 본 발명의 신규한 가르침을 사용하여 다양한 메모리 장치에 포함될 수 있다.
도 1은 선정된 마스크 세트에 따라 형성된 제1 패드 세트를 구비하는 제1 메모리 칩을 도시한 도면.
도 2는 도 1의 메모리 칩의 선정된 마스크 세트의 미러 이미지로부터 형성된 미러-이미지된 마스크의 형성을 개념적으로 도시한 도면.
도 3은 도 2의 가르침에 따라 제2 패드 세트를 가지며, 미러-이미지된 마스크 세트로부터 형성된 제2 메모리 칩을 도시한 도면.
도 4는 도 1 및 도 3의 제1 메모리 칩 및 제2 메모리 칩과 각각 사용될 수 있는 리드 프레임의 예를 도시한 도면.
도 5는 본 발명의 가르침에 따라 단일 패키지 리드 프레임에 본드된 제1 칩 및 제2 칩을 도시한 도면.
도 6은 본 발명의 두배 용량의 메모리 장치를 사용하는 다양한 가능한 모드를 도시한 논리 회로도.
도 7은 본 발명의 두배 용량의 메모리 장치의 특성을 요약한 표를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 제1 반도체 메모리 칩
12, 16 : 패드
30 : 제2 반도체 메모리 칩
32, 36 : 패드
40 : 리드 프레임
42, 46 : 접촉부
52, 54, 56, 58 : 범프
본 발명의 보다 완전한 이해와 그 장점에 대해, 지금부터 유사한 참조 번호가 유사한 특징을 지시하는 첨부된 도면과 결합하여 작성된 다음의 설명을 참조한다.
본 발명의 바람직한 실시예는 다양한 도면의 유사하고 대응하는 부분을 언급하는데 사용된 유사한 번호가 도면에 도시되어 있다.
도 1은 선정된 마스크 세트(도시되지 않음)에 따라 형성될 수 있는, 예를 들면, 패드(12), 패드(14), 및 패드(16)를 포함하는 제1 패드 세트를 갖는 제1 반도체 메모리 칩(10)을 도시한다. 공지된 메모리 장치의 제조 기술은 도 1의 장치를 생산하는데 사용될 수 있다. 예를 들면, 상면도는 반도체 메모리 장치(10)가 DRAM일 수 있음을 도시한다. 제1 칩의 활성 장치(10)는 리드 프레임에의 외부 연결을 위해 패드(16)에 연결된다(도 4에 도시함). 도 1은 칩(10)의 세 지점에 위치된 본래의 패드(12, 14, 및 16)를 도시한다. 평탄 또는 매우 평탄한 리드 프레임이 반도체 메모리 칩(10)의 회로에 전기적으로 연결될 수 있게 하는 범퍼가 각각의 본드 패드위에 형성될 수 있다(도 5를 참조함).
도 2는 본래의 칩이 본 발명의 가르침에 따라 미러된 제2 마스크 세트의 발생을 개념적으로 도시한다. 본래의 장치용 포토리소그래피 마스크의 패터닝을 제어하는 명령을 조작함으로써 반도체 메모리 칩(10) 회로의 미러 이미지를 형성하는 것이 가능하다. 다시 말해서, 포토리소그래피 마스크의 정확한 지점을 결정하는 배향축을 반전시키거나 반대로 반전된 이미지를 현상함으로써, 미러 이미지가 결과로 나타난다.
따라서, 도 2에서, 문자 F는 도 1의 반도체 메모리 칩(10)용 포토리소그래피 마스크의 본래의 배향을 나타낸다고 간주한다. 이 때, 화살표(22)가 지시하는 바와 같이 문자 F에 대한 포토리소그래피 마스크를 발생시키기 위한 명령과 데이터의 조작에 의해, 24에서 반전된-F가 결과로 나타난다.
도 3은 제2 패드 세트를 가지며, 도 2의 개념으로 형성되었던 미러-이미지된 마스크 세트로부터 형성된 제2 반도체 메모리 칩(30)을 도시한다. 예를 들면, 도 3은 도 1의 메모리 칩(10)의 패드(12), 패드(14), 및 패드(16)에 대한 미러 이미지의 위치에 배치된 패드(32), 패드(34), 및 패드(36)를 도시한다.
도 4는 반도체 메모리 칩(10)의 패드와 반도체 메모리 칩(30)의 패드 모두에 접촉하도록 형성될 수 있는 리드 프레임(40)을 도시한다. 리드 프레임(40)은 각각의 칩을 위한 패드 범프에 전기적으로 맞물릴 수 있는 접촉부(42), 접촉부(44), 및 접촉부(46)와 같은 다수의 접촉부를 포함한다. 다수의 접촉부 각각은 리드 프레임(40)의 관련된 리드(48)에 연결된다.
도 5는 본 발명의 가르침에 따라 단일 패키지 리드 프레임(40)에 본드된 제1 반도체 메모리 칩(10) 및 제2 반도체 메모리 칩(30)의 단면도를 도시한다. 범프 본딩 기술을 사용하여, 본 발명은 반대측으로부터 프레임(40)의 접촉부(42와 46)를 마주보는 두개의 반도체 메모리 칩(10과 30)을 가지며 파선(50)에 의해 개념적으로 표현된 동일한 패키지에 두개의 반도체 메모리 칩의 조립이 가능하게 된다. 이와 같이, 패드(12와 32)의 범프(52와 54) 각각은 관련된 접촉부와 관련하여, 동일한 위치를 가질 것이다. 마찬가지로, 패드(16)용 범프(56) 및 패드(36)용 범프(58) 모두는 프레임(40)의 접촉부(46)에 연결된다.
바람직한 실시예에서, 마주보는 리드 접촉부에 연결되지 않을 패드는 그 위에 범프없이 형성될 수 있고 대신에 보호 산화물로 덮여질 수 있다. 동일한 패드 상의 동등의 범프쌍 또는 단일 범프를 반도체 메모리 칩의 전용 패드에 본딩하는 것은 다양한 DRAM 장치에서 예시된 바와 같이 선택된 아키텍처에 따라 이루어질 수 있다.
도 6은 본 발명에 따라 어떻게 단일-패키지된 반도체 메모리 장치가 제어될 수 있는가를 도시한 구조를 도시한다. 도 5가 지시하는 바와 같이, 두개의 반도체 메모리 칩(10과 30)은 두배 용량의 메모리 패키지(50)를 형성하도록 함께 단일 패키지된다. 상기가 가능하도록, 본 발명은 동일한 다이(die)에 기본 반도체 메모리 칩에 여분 어드레스 패드(an Extra Address pad)(62), 두개의 본드 옵션 패드(70과 74), 및 관련된 논리 회로(60)를 추가한다. 그와 같이, 반도체 메모리 칩(10과 30)은 본드 옵션 패드(70과 74)가 사용되는 방법에 따라, 개별적으로 사용되거나 또는 조합될 때 표준 메모리 칩으로서 동작할 수 있으며, 두배 용량의 메모리 패키지(50)를 형성하는 도 5의 두배의 메모리 칩이 될 수 있다.
도 6을 참조하면, 논리 회로(60)는 2-입력 NAND 게이트(64)와 인버터(66)에 연결된 여분 어드레스 패드(62)를 포함한다. 인버터(66)의 출력 N4는 2-입력 NAND 게이트(68)에 진입한다. 본드 옵션 패드(70)의 출력은 2-입력 NAND 게이트(68)에 입력을 제공하기 위해 풀-다운 트랜지스터(72)에 의해 제어된다. 본드 옵션 패드(74)의 출력은 2-입력 NAND 게이트(64)에 입력을 제공하기 위해 풀-다운 트랜지스터(76)에 의해 제어된다. 2-입력 NAND 게이트(68)로부터 출력된 N1은 2-입력 NAND 게이트(64)로부터 출력된 N2와 함께 2-입력 NAND 게이트(78)에 진입한다. 결과에 따르면, NAND 출력 N3이 로우일 때 활성하는 행 어드레스 디코더(행 어드레스 디코더는 활성될 때 행 어드레스에 의해 지정된 메모리 행에 대한 동작을 가능하게 하는 모든 반도체 메모리 장치에 존재하는 표준 회로임)에 진입하는 2-입력 NAND 게이트(78)로부터 출력된 N3이다.
도 7은 논리 회로(60)가 가능하게 되는 구성을 요약한 표를 제공한다. 도 6 및 도 7 모두를 참조하면, 만약 본드 옵션 패드(70)가 Vcc에(즉, 논리값 1에) 본드되면, 2-입력 NAND 게이트(68)의 출력 N1은 BO1 입력으로부터 더이상 의존하지 않는다. 더우기, 만약 본드 옵션 패드(74)가 접지(또는 연결되지 않는, 풀-다운 트랜지스터(76)로 인해 등가가 됨)에 연결되면, 2-입력 NAND 게이트(64)의 출력 N2는 여분 어드레스 패드(62)의 논리값에 상관없이 항상 1이다. 이런 경우, 2-입력 NAND 게이트(78)의 출력 N3은 BO1이 항상 1이므로 인버터(66)의 출력 N4의 반전값과 동일한 입력 N1의 반전 논리값이다.
인버터(66)의 출력 N4는 여분 어드레스 패드(62)의 반전값이다. 따라서, 출력 N3은 궁극적으로 여분 어드레스 패드(62)의 반전값과 동일하다. 이는 Vcc에 연결된 본드 옵션 패드(70)와 GND에 연결 또는 개방된 상태(예를 들면, 도 5의 반도체 메모리 칩(10))인 본드 옵션 패드(74)를 갖는 장치는 여분 어드레스 패드(62)가 1일 때(즉, N3가 0임) 액세스될 것이라는 것을 의미한다. 다른 한편으로, 만약 본드 옵션 패드(70)가 GND(또는 연결되지 않고, 풀-다운 트랜지스터(72)로 인해 등가임)에 연결되면, 2-입력 NAND 게이트(68)의 출력 N1은 여분 어드레스 패드(62)의 논리값에 상관없이 항상 논리 1이다.
더우기, 만약 본드 옵션 패드(74)가 Vcc에 연결되면, 2-입력 NAND 게이트(64)의 출력 N2는 여분 어드레스 패드(62)의 논리값의 반전과 동일하다. 따라서, N3은 궁극적으로 여분 어드레스 패드(62)의 논리값과 동일하여, 출력 N1을 항상 1과 같게 한다. 이는 접지에 연결되거나 또는 개방된 상태인 본드 옵션 패드(70)와 Vcc에 연결된 본드 옵션 패드(74)를 갖는 장치(예를 들면, 도 5의 반도체 메모리 칩(30))가 여분 어드레스 패드(62)가 0(다시, 2-입력 NAND 게이트(78)로부터의 출력 N3은 0임)일 때 액세스될 것이라는 것이다. 이는 여분 어드레스 패드(62)의 논리값에 따라, 두배 용량의 메모리 패키지(50)의 반도체 메모리 칩(10 또는 30)에 대한 액세스를 가능하게 한다.
두배 용량의 메모리 패키지(50)에서, 이런 경우, 두 칩의 모든 상응한 패드, 포함된 여분 어드레스 패드(62)는 두배의 본딩에 의해 각각의 메모리 칩의 상응한 범프(18과 38)에 함께 연결될 것이다. 패키지는 단지 하나의 여분 핀 만이 여분 어드레스 패드를 액세스하는 것을 허용할 필요가 있을 것이다. 워드수는 두배인 반면에 워드당 비트수는 동일하게 될 것이다. RAS_ 및 CAS_ 신호는 보드 레벨에서 임의의 변화없이 동작될 수 있는 반면에 행의 수는 두배가 된다.
다시 도 6을 참조하면, 본 발명의 반도체 메모리 장치는 2-입력 NAND 게이트(68)에의 BO1 입력과 2-입력 NAND 게이트(64)에의 BO2 입력 모두가 로우일 때 표준 메모리 칩으로서 동작한다. 이는 만약 본드 옵션 패드(70과 74) 모두가 GND에 연결되거나, 본드 옵션 패드(70과 74) 모두가 풀-다운 트랜지스터(72와 76)의 존재로 인해 연결되지 않으면 발생한다. 이런 경우, 2-입력 NAND 게이트(78)로부터의 N3 출력은 여분 어드레스 패드(62)로부터의 출력값에 상관없이 로우일 것이다. 다시 말해서, 이런 경우, 본 발명의 반도체 메모리 장치는 두배인 용량의 특징없이 동작할 것이고, 표준 반도체 메모리 장치로서 사용될 수 있다.
B0와 B1 입력 모두가 로우인 동일한 경우에서, 논리 회로(60)는 간단히 RAS_ 및 CAS_ 핀의 복제에 의해 워드당 동일한 비트수를 갖는 워드수를 두배로 할 수 있다. 이런 경우, 도 5에서 두개의 반도체 메모리 칩(10과 30)은 각각의 메모리 칩의 RAS_ 및 CAS_ 패드의 개별적인 본딩이 가능하도록 두개의 추가적인 핀을 갖는 두배 용량의 메모리 패키지(50)로 패키지될 수 있다. 모든 다른 핀은 각각의 메모리 칩의 상응한 범프(18과 38)에 두배의 본딩을 가질 것이다. 각각의 메모리 칩에 대한 RAS_ 및 CAS_를 개별적으로 동작함으로써, 각각의 메모리 칩은 독립적으로 액세스될 수 있다. 이는 만약 각 칩이 번갈아 액세스되면, 전력 소비를 기존 메모리 칩에서와 거의 동일하게 한다. 더우기, 이 구성은 본질적으로 임의의 설계 변화를 필요로 하지 않고, 이런 경우, 논리 회로(60)는 엄격히 필요없게 된다.
또한, 논리 회로(60)는 동일한 워드수와 워드당 두배의 비트수를 갖는 두배 용량의 메모리 옵션을 제공한다. 이는 입력/출력 핀을 두배로 함으로써 얻어진 메모리 용량을 두배로 한다. 이런 경우, 두개의 반도체 메모리(10과 30)는 기본 다이의 워드당 비트 만큼 많은 추가적인 핀을 갖는 두배 용량의 메모리 패키지(50)로 패키지될 것이다. 예를 들면, 만약 DRAM이 바이-8(by-eight)(x8) 부분을 만들기 위해 바이-4(by-four)(x4) 구성에 구성되면 4개의 추가적인 핀이 필요하게 될 수 있거나, 또는 만약 DRAM이 바이-16(by-sixteen)(x16) 부분을 만들기 위해 x8 구성으로 구성되면 8개의 추가적인 핀이 필요하게 될 수 있다. 모든 I/O(Dqx) 패드는 개별적으로 단일 본드될 것인 반면에 잔여한 모든 상응한 패드는 동일한 핀에 두배로 본드될 것이다. 결과적인 부분은 유일한 차이인 워드당 두배의 비트수를 제외한 기판 설계의 어떠한 변화없이 기본 장치로서 정확히 동작될 수 있다. 이러한 경우, 전력 소비는 기존 메모리 칩의 거의 두배일 것이다. 또한, 이 구성은 그 자체에 임의의 설계 변화 또는 논리 회로(60)를 필요로 하지 않는다.
비록 본 발명이 도시한 실시예를 참조하여 본 발명에 상세히 설명되었지만, 이 설명은 단지 예에 의한 것이고 제한하는 의미로만 해석되어서는 안된다는 것을 알아야 한다. 따라서, 본 발명의 실시예의 세부사항의 다양한 변화 및 본 발명의 추가적인 실시예는 이 설명을 참조한 기술 분야에 통상의 기술자에게는 명확할 것이고 그에 의해 이루어질 수 있다는 것을 알 수 있다. 이와 같은 모든 변화 및 추가적인 실시예는 아래 청구범위에서와 같이 본 발명의 사상과 범위 내에 있는 것으로 간주된다.

Claims (19)

  1. 단일 패키지된 반도체 메모리 장치의 메모리 용량을 두배로 하는 방법에 있어서,
    선정된 마스크 세트에 따라 제1 패드 세트를 구비하는 제1 칩을 형성하는 단계;
    상기 선정된 마스크 세트의 미러 이미지(a mirror image)를 구비하는 미러-이미지된 마스크 세트를 발생시키는 단계;
    상기 미러-이미지된 마스크에 따라 제2 패드 세트를 구비하는 제2 칩을 형성하는 단계; 및
    상기 제1 칩 및 상기 제2 칩 활성 영역이 단일 패키지 리드 프레임의 반대측을 마주보아 상기 제1 패드 세트 및 상기 제2 패드 세트중 기능적으로 등가인 선정된 패드 세트가 상기 단일 패키지 리드 프레임의 공통 리드를 공유하도록 상기 제1 칩 및 제2 칩을 상기 단일 패키지 리드 프레임에 연결하는 단계
    를 구비하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제1 핀 세트는 제1 범프 세트와 연관되어 있고 상기 제2 핀 세트는 제2 범프 세트와 연관되어 있으며,
    상기 방법은 상기 제1 범프 세트와 제2 범프 세트를 상기 단일 패키지 리드 프레임에 연결하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    단일 용량 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하도록 상기 단일 패키지 반도체 메모리 장치의 선택적 제어를 허용하기 위한 제어 회로를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    단일 메모리 칩으로서 워드당 동등한 수의 비트들을 갖는 워드수의 두배의 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 제어 회로를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    단일 메모리 칩으로서 워드수의 두배 및 워드당 비트수의 두배의 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 제어 회로를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    단일 메모리 칩으로서 동등한 워드수 및 워드당 두배의 비트수의 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 제어 회로를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  7. 두배인 메모리 용량 장치에 있어서,
    제1 패드 세트 및 선정된 제1 용량을 갖는 제1 메모리 장치;
    제2 패드 세트 및 상기 선정된 제1 용량과 거의 같은 선정된 제2 용량을 가지며, 상기 제1 메모리 장치의 미러 이미지(a mirror image)를 구비하는 제2 메모리 장치;
    상기 제1 단일 용량 메모리 장치, 상기 제2 단일 용량 메모리 장치, 또는 상기 제1 메모리 장치 및 상기 제2 메모리 장치 모두에 선택적으로 연결하기 위한 전용 리드 프레임;
    상기 제2 단일 용량 메모리 장치의 선택된 활성 영역에 연결된 상기 제1 단일 용량 메모리 장치의 선택된 활성 영역; 및
    상기 두배인 메모리 용량 장치의 동작을 제어하기 위한 제어 회로
    를 구비하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    상기 제1 패드 세트는 제1 범프 세트와 연관되어 있고 상기 제2 패드 세트는 제2 범프 세트와 연관되어 있고, 상기 제1 범프 세트와 상기 제2 범프 세트는 상기 단일 패키지 리드 프레임에 연결되어 있는 것을 특징으로 하는 장치.
  9. 제7항에 있어서,
    상기 제어 회로는 단일 용량 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하도록 상기 단일 패키지 반도체 메모리 장치의 선택적인 제어를 허용하는 것을 특징으로 하는 장치.
  10. 제7항에 있어서,
    상기 제어 회로는 상기 선정된 제1 용량의 단일 메모리 칩으로서 워드당 동등한 비트수를 갖는 두배의 워드수를 갖는 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 회로를 더 구비하는 것을 특징으로 하는 장치.
  11. 제7항에 있어서,
    상기 제어 회로는 상기 선정된 제1 용량의 단일 메모리 칩으로서 워드당 두배의 비트수를 갖는 두배의 워드수를 갖는 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 회로를 더 구비하는 것을 특징으로 하는 장치.
  12. 제7항에 있어서,
    상기 제어 회로는 상기 선정된 제1 용량의 단일 메모리 칩으로서 워드당 두배의 비트수를 갖는 동등한 워드수를 갖는 메모리 용량을 제공하기 위해 상기 제1 칩 및 제2 칩과 연관된 회로를 더 구비하는 것을 특징으로 하는 장치.
  13. 두배인 메모리 용량의 반도체 메모리 장치에 있어서,
    선정된 마스크 세트에 따라 형성된 제1 패드 세트를 구비하는 제1 칩;
    상기 선정된 마스크 세트의 미러 이미지(a mirror image)로부터 형성된 미러-이미지된 마스크 세트에 따라 제2 패드 세트를 구비하는 제2 칩; 및
    상기 제1 칩 및 상기 제2 칩 활성 영역이 단일 패키지 리드 프레임의 반대측을 마주보아 상기 제1 패드 세트 및 상기 제2 패드 세트중 기능적으로 등가인 선정된 패드 세트가 상기 단일 패키지 리드 프레임의 공통 리드를 공유하도록 상기 제1 칩 및 제2 칩에 연결하기 위한 단일 패키지 리드 프레임
    을 구비하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서,
    상기 제1 패드 세트는 제1 범프 세트와 연관되어 있고 상기 제2 패드 세트는 제2 범프 세트와 연관되어 있고, 상기 제1 범프 세트와 상기 제2 범프 세트는 상기 단일 패키지 리드 프레임에 본드되는 것을 특징으로 하는 장치.
  15. 제13항에 있어서,
    단일 용량의 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하도록 상기 단일 패키지 반도체 메모리 장치의 선택적인 제어를 허용하기 위한 여분 어드레스 패드(an extra address pad)를 더 구비하는 것을 특징으로 하는 장치.
  16. 제13항에 있어서,
    상기 단일 패키지 반도체 메모리 장치가 단일 용량의 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하는지의 선택을 전자적으로 제어하기 위한 제어 회로를 더 구비하는 것을 특징으로 하는 장치.
  17. 두배 메모리 용량의 장치에 있어서,
    제1 단일 용량의 메모리 장치;
    상기 제1 단일 용량의 메모리 장치의 미러 이미지(a mirror image)를 구비하는 제2 단일 용량의 메모리 장치; 및
    상기 제1 단일 용량의 메모리 장치, 상기 제2 단일 용량의 메모리 장치, 또는 상기 제1 단일 용량의 메모리 장치 및 상기 제2 용량의 메모리 장치 모두에 선택적으로 연결하기 위한 전용 리드 프레임
    을 구비하되,
    상기 제1 단일 용량의 메모리 장치 및 제2 단일 용량의 메모리 장치는 상기 전용 리드 프레임에 연결되어 있는 것을 특징으로 하는 장치.
  18. 제13항에 있어서,
    단일 용량의 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하도록 상기 단일 패키지 반도체 메모리 장치의 선택적인 제어를 허용하기 위한 여분 어드레스 패드를 더 구비하는 것을 특징으로 하는 장치.
  19. 제13항에 있어서,
    상기 단일 패키지 반도체 메모리 장치가 단일 용량의 메모리 장치 또는 두배 용량의 메모리 장치로서 동작하는지의 선택을 자동적으로 제어하기 위한 제어 회로를 더 구비하는 것을 특징으로 하는 장치.
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