JPH04130656A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に関し、特に複数の機能ブロ
ックを有する半導体集積回路に関するものである。

［従来の技術］ 半導体集積回路においてウェハスケールインテグレーシ
ョン（以下ＷＳＩと呼ぶ）と呼ばれるデバイスが広く知
られている。このデバイスは、単一のウェハ上に回路を
構成し、ウェハをグイシングすることなくウェハ全体に
まとまった機能をもたせている。

第３図は従来のＷＳＩの一例を示す平面図である。同図
を参照して、この半導体集積回路はランダムアクセス記
憶装置である。ウェハＷ内には、それぞれ独立した複数
のメインメモリ２がマトリクス状に配置されている。さ
らに、ウェハＷの周辺部分に、このＷＳＩ全体の制御を
行なう制御［路４が配置されている。制御回路４の内部
には、ＷＳＩの外部と信号のやりとりを行なう接続端５
が配置されている。さらに、メインメモリ２、制御回路
４、接続端子５は互いに配線パターン（図示しない）に
よって結ばれている。

この従来のＷＳＩの一例では、メインメモリ２は冗長回
路（図示しない）をもち、制御回路４Ｉ。

冗長回路をもたない。この第３図に示した従来σＷＳＩ
においては、メインメモリ２のうち、制情回路４に最も
近いメインメモリ２人は、制御回路４から距離り、の近
傍に配置されているため、６線遅延は小さく、メインメ
モリ２Ａに対してのツクセスは高速で行なうことができ
る。しかし、市御回路４から最も遠いメインメモリ２Ｂ
は、制復回路４から距離Ｌ２の位置に配置されており、
Ｌ２が長いため配線遅延が大きく、メインメモリ２Ｂに
対してのアクセスは高速で行なうことができない。この
ため、ＷＳ■全体の速度が低下するという問題がある。

さらに、このＷＳＩでは、制御回路４に欠陥か生した場
合は、制御回路４が冗長回路をもたないため、ＷＳＩ全
体の機能は失われる。したがって、制御回路４は欠陥の
生じにくい部分に配置されることが望ましい。一方、メ
インメモリ２に欠陥が生じた場合には、冗長回路により
多くの場合救済が可能である。しかし、前記従来のＷＳ
Ｉにおいては、制御回路４は欠陥の生じやすいウェハ周
辺部に配置されている。このウェハの周辺部は製造上の
ばらつきなどによる欠陥が発生しやすいということが知
られている。よって、前記従来のＷＳＩには製造時の歩
留りが低下するという問題がある。

第４図は、Ｕ、Ｓ、　Ｐ、　４．４９３．０５５に示さ
れたＷＳＩの他の一例を示す図である。同図のＷＳＩは
、シリアルアクセスメモリと呼ばれる構成をもち、シー
ケンシャルにデータの読書きを行なう記憶装置である。

したがって、通常のランダムアクセスメモリのような、
アドレスを指定してランダムアクセスを行なう機能はも
たない。同図を参照して、ウェハＷ内には、それぞれ独
立した複数のメインメモリ２がマトリクス状に配置され
ている。それぞれのメインメモリ２の内部にはメインメ
モリ２同士の接続を制御するための回路（図示しない）
が内蔵されている。ウェハＷの概略中心には、ＷＳＩの
外部と信号のやりとりを行なうための接続端子の組５ａ
、　　５ｂ、　　５ｃ、　　５ｄがそれぞれ配置されて
いる。接続端子の組５ａに接続されるメインメモリ２を
メインメモリ２ａとする。接続端子の組５ｂに接続され
るメインメモリ２を、メインメモリ２ｂとする。接続端
子の組５Ｃに接続されるメインメモリ２を、メインメモ
リ２ｃとする。接続端子の組５ｄに接続されるメインメ
モリ２を、メインメモリ２ｄとする。さらに、メインメ
モリ２は相互に複数の配線パターンによって隣接するす
べての他のメインメモリに接続されている。ここで、こ
のＷＳＩはシリアルアクセスメモリであるため、この配
線パターンはアドレス信号を伝達する必要はな（、多数
のメインメモリ２の相互接続が容易に実現される。

このＷＳＩにおいて、上記半導体集積回路がウェハＷ上
に形成された後メインメモリ２の検査を行ない、良品で
あったメインメモリ２のみを螺旋状に相互接続する信号
経路８がメインメモリ２同士の接続を制御する回路によ
って形成される。不良となったメインメモリ２は、前記
メインメモリ２同士の接続を制御する回路によって電気
的に切離される。ここで、前記メインメモリ２ａ、２ｂ
。

２ｃ、２ｄのうちいずれか１つか良品であれば、前記接
続端子の組５ａ、５ｂ、５ｃ、５ｄのいずれかを用いる
ことにより、ｗｓｒの外部と信号のやりとりを行なうこ
とが可能となる。また、メインメモリ２ａ、　　２ｂ、
２ｃ、２ｄ以外のメインメモリ２は、前記メインメモリ
２同士の接続を制御する回路によって置換えが可能であ
るので、製造上のばらつきなどによる欠陥がメインメモ
リ２のいずれかに生じても、多くの場合救済が可能であ
る。しかし、第４図に示したＷＳＩは、シリアルアクセ
スメモリであるためにランダムアクセスが不可能であり
、また前記メモリの階層化を用いていないために高速化
が困難であるという問題がある。

［発明が解決しようとする課題］ 以上説明したように、第３図に示した従来の半導体集積
回路においては、制御回路４から最も遠いメインメモリ
２Ｂが制御回路４から離れて配置されているため、半導
体集積回路全体の速度か低下するという問題がある。さ
らに制御回路４がウェハＷの周辺部分に配置されている
ため、製造時の歩留りは低下するという問題がある。

また、第４図に示した従来の半導体集積回路においては
、シリアルアクセスメモリであるためにランダムアクセ
スが不可能である。

本発明は上記のような問題に鑑みてなされたものであり
、効率のよい配置を実現することにより、高速かつ高歩
留りである半導体集積回路を提供することを目的とする
。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、半導体基板と、前記半
導体基板の主表面に形成される、複数の機−能ブロック
と、 外部からの信号に応答して前記複数の機能ブロックを制
御する制御ブロックとを含む半導体集積回路であって、 前記制御ブロックは、前記半導体基板の中央に配置され
、前記複数の機能ブロックが前記制御ブロックの周囲と
前記半導体基板の周辺との間に配置されることを特徴と
する。

また、もう一つの発明は半導体ウェハに形成された複数
のメモリ手段と、外部からの読出／書込信号に応答して
、前記複数のメモリ手段への書込制御および、前記複数
のメモリ手段からの続出制御を行なうための制御手段と
を形成した半導体集積回路であって、 前記制御手段はウェハの中央に配置され、前記複数のメ
モリ手段は前記制御手段の周囲とウェハの周辺との間に
配置されることを特徴とする。

［作用］ 上記構成の本発明では、複数の機能ブロックの、制御ブ
ロックからの距離は、従来のものと比較して平均化され
る。このため、配線の長さが異なることによる信号の遅
延が生じにくい。また、制御ブロックと、動作速度の速
い機能ブロックとは、半導体基板の周辺部に配置されな
いため、歩留りか向上する。

［実施例］ 第１図は本発明の半導体集積回路の一実施例を示す平面
図である。第１図において、ウェハＷ内には、それぞれ
独立したメインメモリ２がマトリクス状に配置されてい
る。ここで、メインメモリ２はウェハＷの周辺に配置さ
れている。さらに、ウェハＷの概略中央に、このＷＳＩ
全体の制御を行なうための制御回路４が配置されている
。制御回路４の内部には、ＷＳＩの外部と信号のやりと
りを行なうための接続端子５が配置されている。

さらに、メインメモリ２、制御回路４、接続端子５は互
いに配線パターン（図示しない）によって結ばれている
。ここで、メインメモリ２は冗長回路（図示しない）を
持ち、制御回路４は冗長回路をもたない。

第２図は前記第１図の半導体集積回路のブロック図であ
る。同図において、メインメモリ２は、アドレスデコー
ダ２１と、メモリセル２２とデータ入出力回路２３とを
含む。制御回路４は外部入力端子Ｒ／Ｗに接続され、外
部からの読出／書込信号に応答して読出および書込のた
めの制御信号を発生するＲ／Ｗコントロール回路４１と
、外部アドレスラッチ回路４２と、データ入力端子Ｄｉ
に接続されるデータ人力バッファ４４と、データ出力端
子ＤＯに接続されるデータ出力バッファ４６とを含む。

上記第１図および第２図の半導体集積回路の動作を説明
する。

（１）　入力端子Ｒ／Ｗを通して入力される書込信号に
応答して、Ｒ／Ｗコントロール回路４１は、外部アドレ
スラッチ回路４２、データ人力バッファ４４を能動化す
る。外部からのアドレスが外部アドルスラッチ回路４２
によりラッチされ、外部からのデータがデータ人力バッ
ファ４４によりラッチされる。アドレスはメインメモリ
２のデ−タ入出力回路２３に与えられる。メインメモリ
２のアドレスデコーダ２１は、アドレスを解読し、メモ
リセル２２の指定されたアドレスにデータを書込む。

（２）　読出動作 入力端子Ｒ／Ｗを通して入力される読出指令に応答して
、Ｒ／Ｗコントロール回路４１は、外部アドレスラッチ
回路４２、データ出力バッファ４６を能動化する。こう
することにより、外部からのアドレスが外部アドレスラ
ッチ回路４２によりラッチされる。ラッチされたアドレ
スはメインメモリ２のアドレスデコーダ２１に与えられ
、メインメモリ２のメモリセル２２に記憶されたデータ
がデータ入出力回路２３から出力される。データ入出力
回路２３から出力されたデータは、データ出力バッファ
４６、データ出力端子Ｄｏを通して外部に出力される。

　以上述べたよにうに、続出／書込信号、アドレス・デ
ータは必ず制御回路４を経由する。したがって記憶装置
全体の動作を高速化するためには、制御回路４を入出力
端子Ｒ／Ｗ、Ｄｉ、Ｄｏの近傍に配置する必要がある。

第１図は、このことを実現した配置である。

なお、第２図においては説明を簡単にするため、メイン
メモリ２は１つにしている。

以上の本発明の実施例であれば、メインメモリ２のうち
制御回路４から最も遠いメインメモリ２Ｂと制御回路４
との距離Ｌ２は、前記従来例の第３図における距離Ｌ２
よりも小さい。したがって、配線遅延の最大値は従来の
ＷＳＩより小さくすることが可能であり、ＷＳ■全体の
動作を高速にすることができる。

さらに、制御回路４に欠陥が生じた場合には、制御回路
４が冗長回路をもたないため、ＷＳＩ全体の機能が失わ
れる。一方、メインメモリ２に欠陥が生じた場合には、
冗長回路により多くの場合は救済が可能である。したが
って、制御回路４は欠陥の生じにくい部分に配置されて
いることが望ましい。この実施例のＷＳＩにおいては、
冗長回路をもたない制御回路４は、製造上のばらつきな
どによる欠陥が発生しにくい部分（ウエノ１Ｗの概略中
央）に配置されており、欠陥が発生しゃすいウェハＷの
周辺部分には、冗長回路をもつメインメモリ２が配置さ
れている。この結果、制御回路４には、不良が発生しに
（く、ＷＳＩ全体の歩留まりが向上する。

なお、上記実施例では、メインメモリ２は冗長回路をも
ち、制御回路４は冗長回路をもたないが、メインメモリ
２、制御回路４の各々に冗長回路をもたせてもよい。

また、上記実施例では、ＷＳＩを示したが、ＷＳＩに代
えてダイシングされた半導体集積回路であってもよい。

また、上記実施例では半導体集積回路が記憶装置である
としたが、記憶装置に代えて、記憶装置ではない複数の
機能ブロック（たとえば論理回路）を含み、かつ制御回
路を中央に配置した半導体集積回路においても本発明は
適用することができる。

以上のごとく、本発明の要所を変更しない限り種々の設
計変更を施すことが可能である。

［発明の効果コ 以上のように、本発明にかかる半導体集積回路であれば
、複数の機能ブロックの制御ブロックからの距離は平均
化されるため配線長さか異なることによる信号に遅延が
生じにくい。また、制御ブロックは、基板の周辺部に配
置されないため、歩留りが向上するという特有の効果が
得られる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す平面
図、第２図は第１図の半導体集積回路のブロック図、第
３図および第４図は従来のＷＳＩの配置を示した平面図
である。 図において、２はメインメモリ、４は制御回路、５は接
続端子、Ｗはウェハ、２Ａは制御回路４に最も近いメイ
ンメモリ、２Ｂは制御回路４から最も遠いメインメモリ
である。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、 前記半導体基板の主表面に形成される、複数の機能ブロ
   ックと、 外部からの信号に応答して前記複数の機能ブロックを制
   御する制御ブロックとを含む半導体集積回路であって、 前記制御ブロックは、前記半導体基板の中央に配置され
   、前記複数の機能ブロックが前記制御ブロックの周囲と
   前記半導体基板の周辺との間に配置されることを特徴と
   する半導体集積回路。
2. （２）半導体ウエハに形成された複数のメモリ手段と、
   外部からの読出／書込信号に応答して、前記複数のメモ
   リ手段への書込制御および、前記複数のメモリ手段から
   の読出制御を行なうための制御手段とを形成した半導体
   集積回路であって、前記制御手段はウエハの中央に配置
   され、前記複数のメモリ手段は前記制御手段の周囲とウ
   エハの周辺との間に配置されることを特徴とする半導体
   集積回路。