KR900007741B1 - 반도체 기억장치 - Google Patents

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KR900007741B1
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 종래기술의 RAM의 배열을 도시한 블록도.
제2도는 본 발명에 따른 실시예의 부분적인 설명 블록도.
제3도는 제2도의 부분적으로 확대된 블록도.
제4도는 제2도의 배열을 위한 반도체 기억장치의 패턴설계를 도시한 블록도.
제5도는 제2도의 배열 회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : 행 디코더 51∼58 : 데이타 버스
311∼318 : 열 디코더 CUD : 크로스언더 배선
CTA, CTB : 접촉영역 11∼14, 15∼18 : 셀 어래이
61∼68 : 입력/출력 버퍼회로
본 발명은 개선된 패턴 설계를 갖는 반도체 기억장치, 특히 보다 빠른 동작에 알맞는 개선된 패턴 배열을 가지는 랜덤 억세스 메모리(RAM)에 관한 것이다.
일반적으로 반도체 기억창치는 행 디코더(X 디코더)에 의해 제어되는 워드선과 열 디코더(Y 디코더)에 의해 제어되는 한쌍의 비트선으로 구성된다.
기억셀온 워드선과 한쌍의 비트선사이의 교차점에 위치하고 한쌍의 데이타 버스를 연결하기 위해 선택되며 입력/출력 버퍼회로를 통해 데이타를 주고 받는다.
물론 하나의 기억셀로 구성된 거대한 많은 기억셀들은 매트릭스 형태로 배열되고 그 매트릭스 어래이는 최소의 피치 폭으로 배열된다.
최근에 반도체 기억장치에서 입력/출력 버퍼회로는 흔히 멀티-비트 구성, 예를 들어 2K×8비트 또는 4K×4비트등과 같은 16K 비트구성을 가지며 다수의 입력/출력 단자가 입력/출력회로에 제공되어야 한다.
입력-출력 버퍼회로의 멀티-비트 구성형을 갖는 랜덤억세스 메모리에서 열 디코더는 각각의 셀 어래이에 대응하는 열 디코더들의 블록으로 구성된다. 열 디코더들의 블록은 각각의 셀 어래이로써 같은 폭과 피치로 되었으며 각각의 대응 셀 어래이에 인접하여 배열된다.
상술한 것처럼, 각각의 셀 어래이에 대응하는 열 디코더의 각 블록은 그것과 함께 좁은 접촉으로 배열되어 나머지 배선을 제공하는 충분한 여분의 공간이 없다. 따라서 분리된 셀 어래이 감지 증폭기, 쓰기 증폭기등을 포함하는 입력/출력 버퍼 회로에 연결하는 데이타 버스는 열 디코더에 우회하여야 한다. 그 결과로 칩의 규모와 배선 용량이 증대되어 스위칭 속도의 감소를 야기한다.
본 발명의 목적은 개선된 패턴을 갖는 랜덤 억세스 메모리가 보다 빠른 동작을 얻기 위해 제공되는 반도체 기억장치를 제공하는 것이다.
본 발명에 따르면 기억셀 어래이에서 기억셀을 입력/출력 버퍼 회로와 연결하기 위한 데이타 버스를 갖는 반도체 기억장치가 제공되며, 이 장치는 반복 패턴을 갖는 다수의 기억셀 어래이 ; 기억셀 어래이에 인접하고 반복 패턴을 가지며 열 디코더의 부분이 열 디코더 블록에 공백부분을 남기기 위해 열 디코더 블록의 규칙적인 위치로부터 반도체 기억장치의 기판 위에 분리된 위치로 치환되는 다수의 열 디코더 ; 입력/출력 버퍼회로 수단 ; 기억셀 어래이를 공백 부분을 포함하는 열 디코더 블록의 외측 공간을 통해 대응 입력/출력 버퍼에 연결하기 ; 위한 데이타 버스수단, 및 분리된 위치에 위치한 열 디코더 블록의 치환된 부분을 공백부분을 포함한 열 디코더 블록의 외측 공간을 통해 대응기억셀 어래이에 연결하기 위한 도선 수단을 포함한다.
상술한 것처럼 다수의 셀 어래이, 열 디코더, 공백위치, 입력/출력 버퍼회로, 데이타버스, 도선수단등의 이러한 구성에 의해 셀 어래이를 입력/출력 버퍼회로에 연결하기 위한 데이타 버스는 열 디코더 공백의 부분이 그 위치에 형성되도록 치환된 공백 부분을 통해 지나갈수 있다. 그래서 긴 우회로를 만들필요가 없다. 그러므로 칩의 규모는 줄일수 있으며 배선용량은 기억창치의 동작 속도를 향상하도록 감소된다.
본 발명은 실시예의 도움과 첨부된 도면을 참조하여 아래에 상세하제 서술될 것이다.
제1도는 종래기술의 반도체 기억장치, 예를 들어 멀티-비트 입력/출력 버퍼회로 구성을 갖는 RAM의 블록도이다.
제2도는 본 발명에 따른 실시예를 설명하는 블록도이다. 제2도에 관련되어 설명한 동일 요소가 제1도에서의 동일심불에 의해 표시된다.
제1도에서 (21)은 행 디코더를 표시하며 (11∼14)(15∼18)은 2K비트의 분리된 셀 어래이를 표시하고(311∼318)은 열 디코더를 표시하며 부재번호(61∼68)는 입력/출력 버퍼회로를 표시한다. (51∼58)은 셀 어래이로부터 I/O(입력/출력 버퍼회로)에 이르는 각각의 데이타 버스를 표시한다. 분리된 데이타 버스(51∼58)는 제5도 도시한 것처럼 데이타 버스(DB,
Figure kpo00002
)의 쌍으로 구성된다.
제2도에서 데이타 버스는 도면을 간략화하기 위해 단일선으로 도시하였다. 그러나 제2도에서 데이타 버스는 실제로는 한쌍의 데이타 버스선으로 구성된다는 것에 주의 하여야 한다.
본 발명의 실시예를 묘사한 제2도와 종래기술을 도시한 제1도 사이의 차이점을 각 셀 어래이의 데이타단자가 분리된 선(421∼426)을 통해 데이타 버스(42)에 연결되고 데이타 버스(51∼58)의 우회로는 피하여진다. 데이타 버스(52, 53)는 열 디코더(61, 32)사이의 공간을 통해 입력/출력 버퍼(62, 63)안으로 각각 지나간다. 반면에 데이타 버스(56, 57)는 열 디코더(33, 34)사이의 공간을 통해 입력/출력 버퍼(66, 67) 안으로 역시 각각 지나간다.
데이타 버스(52, 53) 또는 데이타 버스(56, 57)가 통과하기 위한 공간 또는 통로가 다음 방법에서 형성된다.
제3도는 제1도에 도시한 반도체 기억장치의 배열을 확대한 블록도이다.
제3도에서 열 디코더(332)는 열 디코더(33)에서 셀 어래이(16)에 대응하는 블록이며 열 디코더(331, 332)로 구성된다. 그리고 열 디코더(341)는 열 디코더(34)에서 셀 어래이(17)에 대응하는 블록이며 열 디코더(341, 342)로 구성된다.
Y0, Y1내지 Yn은 각 셀 어래이(예를 를어 16 또는 17)에 응하여 열 디코더(332, 341)의 블록에 배열되며 번호 0 내지 n의 Y방향 어드레스신호를 각각 출력하는 서브-블록의 세트를 포함한다.
다수의 열 디코더의 저면부에 다수의 입력/출력 버퍼(예를 들어 65∼68)만큼 열 어드레스 버퍼와 제어신호 발생기가 일반적으로 제공된다는 것에 주의하라.
제3도에서 공백위치(40)는 열 디코더의 부분(Y0)이 새로운 위치(41)로 치환된 후에 형성되고 공백위치(40)는 배선(예를 들어 56, 57, 425)을 통한 통과를 위해 이용된다. 그래서 공백 위치를 통한 우회로는 데이타 버스의 스크램블링(Scrambing)을 감소시키며 따라서 칩영역의 감소와 배선용량의 감소는 기억동작의 보다 큰 속도를 얻기 위해 수행된다.
본 발명의 실시예에서 제3도 및 제4도로부터 명백하듯이 서브-블록(Y0)(41)은 정상위치(40)(제3도)로부터 떨어져 형성되고 어드레스신호선(A0∼An)의 모든 신호가 열 디코더(332, 341)의 블록에서 0이될때 선택된다. 따라서 Y0(41)의 원격 배치때문에 소위 크로스-언더(cross-under)배선 예를 들어 확산 영역 또는 다결정 실리콘에 의하여 배선으로 구성된 데이타 버스(56 또는 쌍의 나머지) 및 데이타 버스(57 또는 쌍의 나머지)는 공백위치에서 그것을 통해 지나간다. 그리고 셀 어래이(16, 17)를 통해 서브-블록(Y0)로부터 배선이 그것을 통해 역시 지나간다.
이 경우에 만약 열 디코더(332)의 블록에 서브-블록과 열 디코더(332)의 서브-불록(332(1)1)과 열 디코더(341)의 서브-블록(341(1)1)이 인접된다면 2공백 위치를 위한 자유공간이 데이타 버스의 배치를 위해 획득된다.
위에서 언급한 것처럼(제3도) 정상 위치로부터 떨어져 우측위치에 서브-블록 Y0(41)를 배열하는 것은 제조기술에서 매우 쉽다.
제4도는 반도체 기억칩의 패턴 설계를 도시한 일 실시예를 설명하는 블록도이다. 제4도에서 CUD는 확산 영역에 의한 크로스-언더 배선을 표시한다. CTA는 크로스-언더 배선과 데이타 버스와의 접촉 영역이고, CTB는 크로스-영역 배선과 입력/출력 버퍼 회로쪽으로된 금속 배선과의 접촉 영역이며 CUP는 다결정 실리콘에 의한 크로스-언더 배선을 표시한다.
크로스-언더 배선(CUD)는 다결정 실리콘 배선으로 형성될수 있다. 제4도로부터 명백하듯이 본 발명의 실시예에서 4크로스언더 배선(CUD) 더하기 1크로스언더 배선(CUP) 즉 5배선은 옆 디코더의 서브-블록(Y0)이 격리된 위치로 치환된 곳으로부터 빈공간을 통해 통과된다. 다수의 입력/출력 단자를 가지는 반도체 저장 장치의 소위 멀티-비트 구성이 본 실시예에서 서술된다. 그러나 오직 하나의 입력/출력 단자를 가지는 반도체 기억장치의 싱글-비트 구성에서 셀 어래이는 칩의 내부 부분에서 다수의 블록으로 나누어지고 다수의 데이타 버스와 입력/출력 버퍼가 각 블록에 대응하여 종종 제공된다. 본 발명은 물론 그러한 경우에 적응하기 위해 채택된다.
데이타 버스가 한쌍의 데이타 버스(DB,
Figure kpo00003
)로 구성된 스태릭 RAM이 전술한 예에서 설명되었다. 그러나 물론 본 발명은 싱글 데이타 버스로 구성된 반도체 기억장치 또는 다이나믹 RAM에 적용될 수 있다.
제5도는 종래의 반도체 기억장치를 설명하는 회로도이다. 제5도에서 (BL,
Figure kpo00004
)은 비트선을 표시하고, (WL)은 워드선을 표시하며, (QL)은 부하 트랜지스터, (QT)는 전달 게이트 트랜지스터(MC)는 기억셀, (CD)는 열 디코더(Y 디코더), (DB 또는 DB)는 데이타 버스, (IN/OUT)은 입력/출력 버퍼회로, 그리고(DIN또는 DOUT)은 각각 입력 또는 출력데이타 단자를 표시한다.
이 기억장치에서 워드선(WL)은 행 디코더(X 디코더)에 의해 제어되고 비트선(BL,
Figure kpo00005
)은 열 디코더(CD)에 의해 제어된다. 워드선(WL)과 비트선(BL,
Figure kpo00006
)사이의 교차하는 곳에 놓인 기억셀(MC)은 데이타 버스(DB,
Figure kpo00007
)에 연결되도록 선택된다. 그래서 데이타 전송과 수신이 입력 및 출력 버퍼회로(IN/OUT)를 통해 수행될 수 있다. 많은 기억셀(MC)이 매트릭스어래이의 형태로 배열되며 매트릭스어래이는 칩영역을 감소시키기 위해 최소의 피치를 가진다.
제5도에서 기억셀의 저면부에 있어서 (Yi)는 열 디코더의 출력선을 표시하고 (A0∼An)은 어드레스 신호선을 표시하며, (QA0∼QA0)은 어드레스 트랜지스터를 표시한다. 그리고 (Vcc)는 +축 전원 소오스선의 전원선을 표시한다.

Claims (5)

  1. 기억셀 어래이에서 기억셀을 입력/출력 버퍼회로와 연결하기 위한 데이타 버스를 갖는 반도체 기억장치에 있어서, 반복 패턴을 갖는 다수의 기억셀 어래이 ; 상기 기억셀 어래이에 인접하고 반복 패턴을 가지며 열의 디코더의 부분은 상기 열 디코더에 공백부분을 남기기 위해 상기 열 디코더의 규칙적인 위치로부터 반도체 기억장치의 기판위에 분리된 위치로 치환되는 다수의 열 디코더 ; 입력/출력 버퍼회로 수단 ; 상기 공백부분을 포함하는 상기 열 디코더 외측공간을 통해 대응 입력/출력 버퍼회로에 상기 기억셀 어래이를 연결하는 데이타 버스 수단 ; 및 분리된 위치에 위치한 열 디코더의 상기 치환된 부분을 상기 공백부분을 포함하는 상기 열 디코더의 외측공간을 통해 대응 기억셀 어래이에 연결하기 위한 수단으로 구성되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 장치는 싱글 버트구성을 갖는 것을 특징으로 하는 장치.
  3. 제 1항에 있어서, 상기 장치는 싱글 데이타 버스로 구성되는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 장치는 싱글 데이타 버스를 갖는 다이나믹 랜덤 억세스 메모리인 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 장치는 다수의 열 디코더를 가지며 각 열 디코더는 n 서브-블록의 세트로 구성되며 n 비트에 응하는 각각의 Y-방향의 어드레스 신호를 출력하는 특징으로 하는 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088336B2 (ja) * 1987-05-22 1996-01-29 三菱電機株式会社 半導体記憶装置
US5204842A (en) * 1987-08-05 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with memory unit comprising a plurality of memory blocks
JPH081945B2 (ja) * 1988-10-24 1996-01-10 日本電気株式会社 半導体記憶装置
JPH0834296B2 (ja) * 1988-12-06 1996-03-29 三菱電機株式会社 半導体記憶装置
JPH0772991B2 (ja) * 1988-12-06 1995-08-02 三菱電機株式会社 半導体記憶装置
US5184321A (en) * 1988-12-06 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
US5195053A (en) * 1989-08-30 1993-03-16 Nec Corporation Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device
EP0415369B1 (en) * 1989-08-30 1995-12-27 Nec Corporation Semiconductor memory device
JP2545481B2 (ja) * 1990-03-09 1996-10-16 富士通株式会社 半導体記憶装置
US5815456A (en) * 1996-06-19 1998-09-29 Cirrus Logic, Inc. Multibank -- multiport memories and systems and methods using the same
KR100209374B1 (ko) * 1996-10-31 1999-07-15 김영환 컬럼 디코더 어레이 장치
JP2000022097A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体記憶装置
MY127032A (en) 1999-12-28 2006-11-30 Hitachi Metals Ltd Work chamfering apparatus and work chamfering method
JP2012204643A (ja) * 2011-03-25 2012-10-22 Elpida Memory Inc 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936812A (en) * 1974-12-30 1976-02-03 Ibm Corporation Segmented parallel rail paths for input/output signals
DE2557165C3 (de) * 1975-12-18 1979-01-18 Siemens Ag, 1000 Berlin Und 8000 Muenchen Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein
IT1135038B (it) * 1980-01-28 1986-08-20 Rca Corp Apparato per unire elettricamente le estremita' di linee di materiale semiconduttore,sostanzialmente parallele
JPS6054471A (ja) * 1983-09-05 1985-03-28 Hitachi Ltd 半導体メモリ
JPS5823474A (ja) * 1981-08-05 1983-02-12 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
DE3682346D1 (de) 1991-12-12
US4779227A (en) 1988-10-18
EP0213835A2 (en) 1987-03-11
EP0213835A3 (en) 1989-05-24
EP0213835B1 (en) 1991-11-06
JPS6240760A (ja) 1987-02-21
JPH0642536B2 (ja) 1994-06-01
KR870002583A (ko) 1987-03-31

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