JPH081945B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH081945B2 JPH081945B2 JP63268599A JP26859988A JPH081945B2 JP H081945 B2 JPH081945 B2 JP H081945B2 JP 63268599 A JP63268599 A JP 63268599A JP 26859988 A JP26859988 A JP 26859988A JP H081945 B2 JPH081945 B2 JP H081945B2
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- peripheral circuit
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に半導体記憶装置
のレイアウト方法の改良に関する。
のレイアウト方法の改良に関する。
従来の半導体記憶装置のレイアウト方法は、半導体基
板上のほぼ中央部にアレイ領域、その外側に周辺回路領
域が配置されている。また、アレイ領域は、メモリセル
領域とデコーダ領域とを備えている。
板上のほぼ中央部にアレイ領域、その外側に周辺回路領
域が配置されている。また、アレイ領域は、メモリセル
領域とデコーダ領域とを備えている。
第３図は従来の半導体記憶装置に於ける半導体基板上
の各領域の配置図である。
の各領域の配置図である。
第３図に於いて22はアレイ領域で半導体基板21のほぼ
中央部に設けられている。23−１から23−４までは周辺
回路領域であり、アレイ領域22の外側に設けられてい
る。
中央部に設けられている。23−１から23−４までは周辺
回路領域であり、アレイ領域22の外側に設けられてい
る。
しかるに上述した従来の半導体記憶装置に於いては、
半導体基板上の向かい合った周辺回路領域の間を接続す
る信号線は、アレイ領域を迂回しなければならず配線長
が長くなってしまう。第３図に於いては、信号線24は、
アレイ領域22を迂回しているため、AB及びCDの部分だけ
配線長が長くなっている。
半導体基板上の向かい合った周辺回路領域の間を接続す
る信号線は、アレイ領域を迂回しなければならず配線長
が長くなってしまう。第３図に於いては、信号線24は、
アレイ領域22を迂回しているため、AB及びCDの部分だけ
配線長が長くなっている。
この結果、信号線の寄生容量，寄生抵抗が増大してし
まい、信号の遅延をもたらし半導体記憶装置の特性を悪
化させてしまうという欠点がある。
まい、信号の遅延をもたらし半導体記憶装置の特性を悪
化させてしまうという欠点がある。
本発明は前記問題点を解決することを目的としてなさ
れたもので、半導体基板上のほぼ中央部に、メモリセル
領域とデコーダ領域とを備えたアレイ領域を設け、前記
アレイ領域の外側に周辺回路領域を設けた半導体記憶装
置に於いて、前記アレイ領域を複数に分割し、且つ、分
割されたアレイ領域の間に信号線を設けるとともに、前
記信号線が前記周辺回路領域内の半導体素子に接続され
ていることからなっている。
れたもので、半導体基板上のほぼ中央部に、メモリセル
領域とデコーダ領域とを備えたアレイ領域を設け、前記
アレイ領域の外側に周辺回路領域を設けた半導体記憶装
置に於いて、前記アレイ領域を複数に分割し、且つ、分
割されたアレイ領域の間に信号線を設けるとともに、前
記信号線が前記周辺回路領域内の半導体素子に接続され
ていることからなっている。
次に、本発明について図面を用いて説明する。
第１図は本発明の参考例を示した配置図である。半導
体基板１上に設けられたアレイ領域が３分割（図中の２
−1,2−2,2−３）されており、分割されたアレイ領域２
−1,2−２の間に２つの周辺回路領域、３−4,3−２を接
続する信号線４が設けられている。そしてこのような配
置方法を行なえば、信号線４の配線長をほぼ最小にする
ことができる。
体基板１上に設けられたアレイ領域が３分割（図中の２
−1,2−2,2−３）されており、分割されたアレイ領域２
−1,2−２の間に２つの周辺回路領域、３−4,3−２を接
続する信号線４が設けられている。そしてこのような配
置方法を行なえば、信号線４の配線長をほぼ最小にする
ことができる。
なお近年半導体記憶装置の消費電流をへらす目的でア
レイ領域を分割し、その分割したアレイ領域の一部のみ
を動作状態とする方式が用いられているので、この分割
したアレイ領域の間を利用すれば参考例を容易に実施す
ることができる。
レイ領域を分割し、その分割したアレイ領域の一部のみ
を動作状態とする方式が用いられているので、この分割
したアレイ領域の間を利用すれば参考例を容易に実施す
ることができる。
一方、半導体記憶装置の記憶容量は大規模化の一途を
たどっており、メモリセル等のパターン縮小化が図られ
てはいるが、チップサイズは大きくなる傾向にある。こ
れにともない配線長は伸び、配線幅は細くなって、配線
の寄生抵抗と寄生容量は増大して来ている。従って、信
号の遅延がより問題となってきている。これらを解消す
るための本発明の実施例を第２図に示す。
たどっており、メモリセル等のパターン縮小化が図られ
てはいるが、チップサイズは大きくなる傾向にある。こ
れにともない配線長は伸び、配線幅は細くなって、配線
の寄生抵抗と寄生容量は増大して来ている。従って、信
号の遅延がより問題となってきている。これらを解消す
るための本発明の実施例を第２図に示す。
本実施例では半導体基板11のほぼ中央部のアレイ領域
を複数に分割し、且つ、分割されたアレイ領域の間に第
１の分割領域と第２の分割領域を設け、第１の分割領域
には周辺回路領域13−１を設け、第２の分割領域には信
号配線14−１、14−２が設けられている。信号線14−
１、14−２は分割領域１の周辺回路領域内の半導体素子
に接続されている。従って、第１の分割領域の周辺回路
領域に信号配線が接続され、メモリセル領域とデコーダ
領域を備えたアレイ領域や半導体基板外周部の周辺回路
領域との間にある信号線の配線長を短くする事ができ
る。
を複数に分割し、且つ、分割されたアレイ領域の間に第
１の分割領域と第２の分割領域を設け、第１の分割領域
には周辺回路領域13−１を設け、第２の分割領域には信
号配線14−１、14−２が設けられている。信号線14−
１、14−２は分割領域１の周辺回路領域内の半導体素子
に接続されている。従って、第１の分割領域の周辺回路
領域に信号配線が接続され、メモリセル領域とデコーダ
領域を備えたアレイ領域や半導体基板外周部の周辺回路
領域との間にある信号線の配線長を短くする事ができ
る。
以上説明したように本発明は半導体基板上のほぼ中央
部に、メモリセル領域とデコーダ領域とを備えたアレイ
領域を設け、前記アレイ領域の外側に周辺回路領域を設
けた半導体記憶装置に於いて、前記アレイ領域を複数に
分割し、且つ、分割されたアレイ領域の間に第１の分割
領域と第２の分割領域を設け、前記第１の分割領域には
周辺回路を設け、第２の分割領域には信号線を設けると
共に、前記信号線が第１の分割領域に於ける周辺回路領
域内の半導体素子に接続されていることにより、半導体
基板上に設けられた信号線の信号の遅延を防ぎ、半導体
記憶装置の特性を向上できる効果がある。
部に、メモリセル領域とデコーダ領域とを備えたアレイ
領域を設け、前記アレイ領域の外側に周辺回路領域を設
けた半導体記憶装置に於いて、前記アレイ領域を複数に
分割し、且つ、分割されたアレイ領域の間に第１の分割
領域と第２の分割領域を設け、前記第１の分割領域には
周辺回路を設け、第２の分割領域には信号線を設けると
共に、前記信号線が第１の分割領域に於ける周辺回路領
域内の半導体素子に接続されていることにより、半導体
基板上に設けられた信号線の信号の遅延を防ぎ、半導体
記憶装置の特性を向上できる効果がある。
第１図は参考例を示した配置図、第２図は本発明の実施
例を示した配置図、第３図は従来の技術を示した配置図
である。 1,11,21……半導体基板、２−１〜２−3,12−１〜12−
4,22……アレイ領域、３−１〜３−4,13−１〜13−3,23
−１〜23−４……周辺回路領域、4,14−1,14−2,24……
信号線。
例を示した配置図、第３図は従来の技術を示した配置図
である。 1,11,21……半導体基板、２−１〜２−3,12−１〜12−
4,22……アレイ領域、３−１〜３−4,13−１〜13−3,23
−１〜23−４……周辺回路領域、4,14−1,14−2,24……
信号線。
Claims (1)
- 【請求項１】半導体基板上のほぼ中央部に、メモリセル
領域とデコーダ領域とを備えたアレイ領域を設け、前記
アレイ領域の外側に周辺回路領域を設けた半導体記憶装
置に於いて、前記アレイ領域を複数に分割し、且つ、分
割されたアレイの領域の間に、第１の分割領域と第２の
分割領域を設け、前記第１の分割領域には周辺回路を設
け、第２の分割領域には信号線を設けるとともに、前記
信号線が前記第１の分割領域に於ける周辺回路領域内の
半導体素子に接続されていることを特徴とする半導体記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268599A JPH081945B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268599A JPH081945B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114562A JPH02114562A (ja) | 1990-04-26 |
| JPH081945B2 true JPH081945B2 (ja) | 1996-01-10 |
Family
ID=17460774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268599A Expired - Lifetime JPH081945B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081945B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4724969B2 (ja) * | 2001-07-18 | 2011-07-13 | マツダ株式会社 | 車両のドア構造 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH0642536B2 (ja) * | 1985-08-16 | 1994-06-01 | 富士通株式会社 | 半導体記憶装置 |
| JPS63173297A (ja) * | 1987-01-12 | 1988-07-16 | Nec Corp | 半導体記憶装置 |
| JPH088336B2 (ja) * | 1987-05-22 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-10-24 JP JP63268599A patent/JPH081945B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114562A (ja) | 1990-04-26 |
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