JP2697045B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2697045B2
JP2697045B2 JP63315272A JP31527288A JP2697045B2 JP 2697045 B2 JP2697045 B2 JP 2697045B2 JP 63315272 A JP63315272 A JP 63315272A JP 31527288 A JP31527288 A JP 31527288A JP 2697045 B2 JP2697045 B2 JP 2697045B2
Authority
JP
Japan
Prior art keywords
output buffer
input
buffer circuit
area
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63315272A
Other languages
English (en)
Other versions
JPH02159759A (ja
Inventor
雅弘 大内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63315272A priority Critical patent/JP2697045B2/ja
Publication of JPH02159759A publication Critical patent/JPH02159759A/ja
Application granted granted Critical
Publication of JP2697045B2 publication Critical patent/JP2697045B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にゲートアレイ方
式の半導体集積回路に関する。
〔従来の技術〕
従来のゲートアレイ方式の半導体集積回路は第４図に
示すように、半導体チップの中央に複数の能動および受
動素子で構成した基本セルを規則正しく配置した内部セ
ル領域１を設け、内部セル領域１の周囲に内部セル領域
１と外部回路との間で信号の授受を行なうための入出力
バッファ回路領域を設け、電源バス３はチップ面積を小
さくするために入出力バッファ回路領域２の上に配置し
ていた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、入出力バッファ回
路領域の上に電源バスが配置されていたので入出力バッ
ファ回路を構成する素子や配線部と電源バスとの間に寄
生容量が付加されるという欠点がある。第５図に代表的
なECL型ゲートアレイの出力バッファ回路をしめすが、
この上に電源バスが配置されている場合、回路素子（ト
ランジスタ、抵抗）と半導体基板との間に付加する寄生
容量以外に電源バスと回路素子との間にも寄生容量が付
加する。第５図で示す回路では、回路の節点10、11の寄
生容量がスイッチング速度および出力波形の立ち上がり
時間、立ち下がり時間を劣化させる。
本発明の目的は、半導体チップの面積を増大させずに
入出力バッファ回路の寄生容量を低減して動作速度を向
上させる半導体集積回路を提供することにある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、中央部に設けた内部セル
領域と、前記内部セル領域の外周に設けた入出力バッフ
ァ回路領域と、前記入出力バッファ回路領域の外側に設
けた外部セル領域と、少くとも一部を前記外部セル領域
上に重ねて前記入出力バッファ回路領域の外周に設けた
電源バスとを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導
体チップのレイアウト図である。
図に示すように、中央部に複数の能動素子および受動
素子からなる基本セルを配置して設けた内部セル領域１
の外周に入出力バッファ回路領域２を配置し、入出力バ
ッファ回路領域２の外側に内部セル領域と同じ基本セル
で構成した外部セル領域４を設け、入出力バッファ回路
領域２の外周に外部セル領域４の上に重ねて電源バス３
を設ける。また、この半導体チップとパッケージを接続
するためのボンディング用のパッド５は入出力バッファ
の領域２の内側に配置してあるのでボンディング線は電
源パス３を跨いでパッケージと接続される。このように
入出力バッファ領域２を配置することにより、従来問題
になっていた寄生容量は素子と半導体基板との間だけに
なる。
なお、電源パス３の下に配置した外部セル領域４の素
子には半導体基板との寄生容量以外に電源バス３との間
の寄生容量が付加される。しかし、この外部セル領域４
には低速動作の回路を配置し、高速動作が要求される回
路は本来の内部セル領域１に配置する。
次に、電源バスの下の外部セル領域４に配置したセル
間の接続方法について第２図をもちいて説明する。電源
バスは接地線６と電源線７の最低２本必要になる。第２
図に示すように、接地線６、電源線７の下にセルが配置
されており接地線６と電源線７の間を利用してセル間の
配線９が設けられる。
第３図は本発明の第２の実施例を説明するための半導
体チップのレイアウト図である。
図に示すように、出力バッファ回路領域９のみを電源
バス３の内側に配置し、入力バッファ回路領域10は電源
バス３の下に配置してある。また、出力バッファ側の電
源バスの下に外部セル領域４を配置している以外は第１
の実施例と同じ構成を有している。
高速信号を半導体集積回路に入力する場合、しばしば
パッケージおよびボンディング線のインダクタンスの影
響によりリンギングをひきおこすことがある。第２の実
施例ではボンディング線のインダクタンスを軽減するた
めに入力バッファのバッド５を最外周に配置してある。
出力バッファは比較的低速動作のためにボンディング線
は長くなる配置だが、電源バスによる寄生容量の影響が
ないとう利点がある。
〔発明の効果〕
以上説明したように本発明は、電源バスを最外周に配
置し入出力バッファ回路領域を内部セルと電源バスの間
に配置し、電源バスの下にも内部セル領域と同じ基本セ
ルで構成した外部セル領域を配置することにより、半導
体チップの寸法を増加することなく入出力バッファ回路
に付加する寄生容量を低減でき入出力バッファ回路の動
作速度を向上させるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を説明するための半導体
チップのレイアウト図、第２図は本発明の電源バスの下
に配置したセル間の配線方法は説明するためのレイアウ
ト図、第３図は本発明の第２の実施例を説明するための
半導体チップのレイアウト図、第４図は従来の半導体集
積回路を説明するための半導体チップのレイアウト図、
第５図はECL型ゲートアレイの出力バッファ回路の一例
を示す回路図である。 １……内部セル領域、２……入出力バッファ回路領域、
３……電源バス、４……外部セル領域、５……ボンディ
ング用パッド、６……接地線、７……電源線、８……セ
ル、９……出力バッファ回路領域、10……入力バッファ
回路領域、11,12……節点、13……配線。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】中央部に設けた内部セル領域と、前記内部
    セル領域の外周に設けた入出力バッファ回路領域と、前
    記入出力バッファ回路領域の外側に設けた外部セル領域
    と、少くとも一部を前記外部セル領域上に重ねて前記入
    出力バッファ回路領域の外周に設けた電源バスとを有す
    ることを特徴とする半導体集積回路。
JP63315272A 1988-12-13 1988-12-13 半導体集積回路 Expired - Lifetime JP2697045B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63315272A JP2697045B2 (ja) 1988-12-13 1988-12-13 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63315272A JP2697045B2 (ja) 1988-12-13 1988-12-13 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH02159759A JPH02159759A (ja) 1990-06-19
JP2697045B2 true JP2697045B2 (ja) 1998-01-14

Family

ID=18063418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63315272A Expired - Lifetime JP2697045B2 (ja) 1988-12-13 1988-12-13 半導体集積回路

Country Status (1)

Country Link
JP (1) JP2697045B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2674553B2 (ja) * 1995-03-30 1997-11-12 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
JPH02159759A (ja) 1990-06-19

Similar Documents

Publication Publication Date Title
JPH05136125A (ja) クロツク配線及びクロツク配線を有する半導体集積回路装置
JPS6344734A (ja) 半導体装置
US5422441A (en) Master slice integrated circuit having a reduced chip size and a reduced power supply noise
JP2859223B2 (ja) 半導体装置
JP2594988B2 (ja) 半導体集積回路装置の動作電位供給配線の配線設計方法
JPH02219254A (ja) 半導体集積回路装置
JPH0582703A (ja) 半導体装置
EP0041844B1 (en) Semiconductor integrated circuit devices
JP2766920B2 (ja) Ｉｃパッケージ及びその実装方法
JP2697045B2 (ja) 半導体集積回路
US5801451A (en) Semiconductor device including a plurality of input buffer circuits receiving the same control signal
JP2876963B2 (ja) 半導体装置
KR100359591B1 (ko) 반도체 장치
JPH0685185A (ja) 半導体集積回路装置
JP2645183B2 (ja) 半導体集積回路装置
JPH11330351A (ja) 半導体装置
JPH06283604A (ja) 半導体装置
JPH06101521B2 (ja) 半導体集積回路装置
JPH03203363A (ja) 半導体装置
JP3128886B2 (ja) 半導体集積回路
JPH06232267A (ja) 半導体集積回路装置の設計方法
KR19980065642A (ko) 반도체 메모리장치의 출력패드 배치방법
JPH0831528B2 (ja) Ｅｃｌ半導体集積回路装置
JP2915319B2 (ja) 半導体装置
JPH0536948A (ja) 半導体装置