JPH02159759A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02159759A JPH02159759A JP63315272A JP31527288A JPH02159759A JP H02159759 A JPH02159759 A JP H02159759A JP 63315272 A JP63315272 A JP 63315272A JP 31527288 A JP31527288 A JP 31527288A JP H02159759 A JPH02159759 A JP H02159759A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 240000002853 Nelumbo nucifera Species 0.000 description 4
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 4
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にゲートアレイ方式
の半導体集積回路に関する。
の半導体集積回路に関する。
従来のゲートアレイ方式の半導体集積回路は第４図に示
すように、半導体チップの中央に複数の能動および受動
素子で構成した基本セルを規則正しく配置した内部セル
領域１を設け、内部セル領域１の周囲に内部セル領域１
と外部回路との間で信号の授受を行なうための入出力バ
ッファ回路領域を設け、電源バス３はチップ面積を小さ
くするために入出力バッファ回路領域２の上に配置して
いた。
すように、半導体チップの中央に複数の能動および受動
素子で構成した基本セルを規則正しく配置した内部セル
領域１を設け、内部セル領域１の周囲に内部セル領域１
と外部回路との間で信号の授受を行なうための入出力バ
ッファ回路領域を設け、電源バス３はチップ面積を小さ
くするために入出力バッファ回路領域２の上に配置して
いた。
上述した従来の半導体集積回路は、入出力バッファ回路
領域の上に電源バスが配置されていたので入出力バッフ
ァ回路を構成する素子や配線部と電源バスとの間に寄生
容量が付加されるという欠点がある。第５図に代表的な
ＥＣＬ型ゲ型ゲージアレイ力バッファ回路をしめすが、
この上に電源バスが配置されている場合、回路素子（ト
ランジスタ、抵抗）と半導体基板との間に付加する寄生
容量以外に電源バスと回路素子との間にも寄生容量が付
加する。第５図で示す回路では、回路の節点１０．１１
の寄生容量がスイッチング速度およひ出力波形の立ち上
がり時間、立ち下かり時間を劣化させる。
領域の上に電源バスが配置されていたので入出力バッフ
ァ回路を構成する素子や配線部と電源バスとの間に寄生
容量が付加されるという欠点がある。第５図に代表的な
ＥＣＬ型ゲ型ゲージアレイ力バッファ回路をしめすが、
この上に電源バスが配置されている場合、回路素子（ト
ランジスタ、抵抗）と半導体基板との間に付加する寄生
容量以外に電源バスと回路素子との間にも寄生容量が付
加する。第５図で示す回路では、回路の節点１０．１１
の寄生容量がスイッチング速度およひ出力波形の立ち上
がり時間、立ち下かり時間を劣化させる。
本発明の目的は、半導体チップの面積を増大させずに入
出力バッファ回路の寄生容量を低減して動１作速度を向
上させる半導体集積回路を提供することにある。
出力バッファ回路の寄生容量を低減して動１作速度を向
上させる半導体集積回路を提供することにある。
本発明の半導体集積回路は、中央部に設けた内部セル領
域と、前記内部セル領域の外周に設けた入出力バッファ
回路頭域と、前記入出力バッファ回路頭域の外側に設け
た外部セル領域と、少くとも一部を前記外部セル領域上
に重ねて前記入出力バッファ回路領域の外周に設けた電
源バスとを有する。
域と、前記内部セル領域の外周に設けた入出力バッファ
回路頭域と、前記入出力バッファ回路頭域の外側に設け
た外部セル領域と、少くとも一部を前記外部セル領域上
に重ねて前記入出力バッファ回路領域の外周に設けた電
源バスとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導体
チップの１４７９１〜図である。
チップの１４７９１〜図である。
図に示すように、中央部に複数の能動素子および受動素
子からなる基本セルを配置して設けた内部セル領域１の
外周に入出力バッファ回路頭域２を配置し、入出力バッ
ファ回路領域２の外側に内部セル領域と同じ基本セルで
構成した外部セル領域４を設け、入出力バッファ回路頭
域２の外周に外部セル領域４の上に重ねて電源ハス３を
設ける。また、この半導体チップとパッケージを接続す
るためのホンティング線のパッド５は入出力ハッファの
領域２の内側に配置しであるのでホンディング線は電源
ハス３を跨いでパッケージと接続される。このように入
出力ハッファ領域２を配置することにより、従来問題に
なっていた寄生容量は素子と半導体基板との間たけにな
る。
子からなる基本セルを配置して設けた内部セル領域１の
外周に入出力バッファ回路頭域２を配置し、入出力バッ
ファ回路領域２の外側に内部セル領域と同じ基本セルで
構成した外部セル領域４を設け、入出力バッファ回路頭
域２の外周に外部セル領域４の上に重ねて電源ハス３を
設ける。また、この半導体チップとパッケージを接続す
るためのホンティング線のパッド５は入出力ハッファの
領域２の内側に配置しであるのでホンディング線は電源
ハス３を跨いでパッケージと接続される。このように入
出力ハッファ領域２を配置することにより、従来問題に
なっていた寄生容量は素子と半導体基板との間たけにな
る。
なお、電源ハス３の下に配置した外部セル領域４の素子
には半導体基板との寄生容量以外に電源ハス３との間の
寄生容量か付加される。しかし、この外部セル領域４に
は低速動作の回路を配置し、高速動作が要求される回路
は本来の内部セル領域１−に配置する。
には半導体基板との寄生容量以外に電源ハス３との間の
寄生容量か付加される。しかし、この外部セル領域４に
は低速動作の回路を配置し、高速動作が要求される回路
は本来の内部セル領域１−に配置する。
次に、電源バスの下の外部セル領域４に配置したセル間
の接続方法について第２図をもちいて説明する。電源バ
スは接地線６と電源線７の最低２本必要になる。第２図
に示すように、接地線６、電源線７の下にセル８が配置
されており接地線６と電源線７の間を利用してセル間の
配線９が設けられる。
の接続方法について第２図をもちいて説明する。電源バ
スは接地線６と電源線７の最低２本必要になる。第２図
に示すように、接地線６、電源線７の下にセル８が配置
されており接地線６と電源線７の間を利用してセル間の
配線９が設けられる。
第３図は本発明の第２の実施例を説明するための半導体
チップのレイアラ１へ図である。
チップのレイアラ１へ図である。
図に示すように、出力バッファ回路頭域９のみを電源バ
ス３の内側に配置し、入力バッファ回路領域１０は電源
バス３の下に配置しである。また、出力バッファ側の電
源バスの下に外部セル領域４を配置している以外は第１
の実施例と同じ構成を有している。
ス３の内側に配置し、入力バッファ回路領域１０は電源
バス３の下に配置しである。また、出力バッファ側の電
源バスの下に外部セル領域４を配置している以外は第１
の実施例と同じ構成を有している。
高速信号を半導体集積回路に入力する場合、しはしばパ
ッケージおよびホンティング線のインダクタンスの影響
によりリンギングをひきおこすことがある。第２の実施
例ではボンディング線のインダクタンスを軽減するため
に入力バッファのパッド５を最外周に配置しである。出
力ハッファは比較的低速動作のためにボンディング線は
長くなる配置なか、電源ハスによる寄生容量の影響がな
いという利点かある。
ッケージおよびホンティング線のインダクタンスの影響
によりリンギングをひきおこすことがある。第２の実施
例ではボンディング線のインダクタンスを軽減するため
に入力バッファのパッド５を最外周に配置しである。出
力ハッファは比較的低速動作のためにボンディング線は
長くなる配置なか、電源ハスによる寄生容量の影響がな
いという利点かある。
以上説明したように本発明は、電源バスを最外周に配置
し入出力バッファ回路頭域を内部セルと電源バスの間に
配置し、電源バスの下にも内部セル領域と同じ基本セル
で構成した外部セル領域を配置することにより、半導体
チップの寸法を増加することなく入出力バッファ回路に
付加する寄生容量を低減でき入出力バッファ回路の動作
速度を向上させるという効果かある。
し入出力バッファ回路頭域を内部セルと電源バスの間に
配置し、電源バスの下にも内部セル領域と同じ基本セル
で構成した外部セル領域を配置することにより、半導体
チップの寸法を増加することなく入出力バッファ回路に
付加する寄生容量を低減でき入出力バッファ回路の動作
速度を向上させるという効果かある。
第１図は本発明の第１の実施例を説明するための半導体
チップのレイアウト図、第２図は本発明の電源バスの下
に配置したセル間の配線方法を説明するためのレイアウ
ト図、第３図は本発明の第２の実施例を説明するための
半導体チップのレイアウト図、第４図は従来の半導体集
積回路を説明するための半導体チップのレイアウト図、
第５図はＥＣＬ型ゲ型ゲージアレイ力バッファ回路の一
例を示す回路図である。 ］・・内部セル領域、２・・・入出力バッファ回路領域
、３・・・電源バス、４・・外部セル領域、５・・・ボ
ンティング用パッド、６・・接地線、７・電源線、８・
・セル、９・・・出力バッファ回路領域、１０・・・入
力バッファ回路領域、１１．１２ ・節点、］３・・・
配線。
チップのレイアウト図、第２図は本発明の電源バスの下
に配置したセル間の配線方法を説明するためのレイアウ
ト図、第３図は本発明の第２の実施例を説明するための
半導体チップのレイアウト図、第４図は従来の半導体集
積回路を説明するための半導体チップのレイアウト図、
第５図はＥＣＬ型ゲ型ゲージアレイ力バッファ回路の一
例を示す回路図である。 ］・・内部セル領域、２・・・入出力バッファ回路領域
、３・・・電源バス、４・・外部セル領域、５・・・ボ
ンティング用パッド、６・・接地線、７・電源線、８・
・セル、９・・・出力バッファ回路領域、１０・・・入
力バッファ回路領域、１１．１２ ・節点、］３・・・
配線。
Claims (1)
- 中央部に設けた内部セル領域と、前記内部セル領域の外
周に設けた入出力バッファ回路領域と、前記入出力バッ
ファ回路領域の外側に設けた外部セル領域と、少くとも
一部を前記外部セル領域上に重ねて前記入出力バッファ
回路領域の外周に設けた電源バスとを有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315272A JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315272A JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159759A true JPH02159759A (ja) | 1990-06-19 |
| JP2697045B2 JP2697045B2 (ja) | 1998-01-14 |
Family
ID=18063418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63315272A Expired - Lifetime JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697045B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
-
1988
- 1988-12-13 JP JP63315272A patent/JP2697045B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697045B2 (ja) | 1998-01-14 |
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