KR100335273B1 - 반도체소자의 패드 - Google Patents
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Abstract
본 발명은 반도체소자의 패드에 관한 것으로, 고속 DRAM에서 패드의 하부에 저항이 작은 n+활성영역을 포함하는 n웰과, 상기 n웰을 둘러 싸는 p웰을 구비시키되, 상기 n웰에서 소정 거리 이격되어 있는 p+픽업을 구비시킴으로써 캐패시턴스(capacitance)의 변화없이 저항 성분을 감소시키고, 패드로 부터 p+픽업의 거리를 단축하여 상기 패드로 입력되는 신호가 손실되는 것을 감소시켜 채널 퍼포먼스(channel performance)를 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 패드에 관한 것으로서, 특히 고속 DRAM에서 패드 하부에 n+활성영역을 포함하는 n웰과 상기 패드의 주위에 p+픽업을 형성하여 캐패시턴스의 변화없이 저항 성분을 감소시킴으로써 입력신호가 손실되는 것을 방지하고, 그에 따른 채널 퍼포먼스를 향상시키는 반도체소자의 패드에 관한 것이다.
반도체소자의 패드는 데이타 입력/출력, 어드레스 및 콘트롤을 할 수 있는 기능과 패키지(package)시 본딩(bonding)할 수 있도록 일정한 면적을 가지고 형성된다.
일반적으로 반도체소자는 사용시 외부 핀, 사람 또는 기계를 통하여 원하지 않는 정전기가 유기될 수 있다. 상기 정전기는 포지티브(positive) 또는 네가티브(negative) 값이 될 수 있으며, 이러한 외부 정전기로부터 칩 내부를 보호하기 위하여 일반적으로 DRAM 내부에서는 외부신호가 입력되는 패드(pad) 마다 정전기 보호회로가 내장되어 있고, 상기 정전기 보호회로를 구성하는 만큼의 면적과 패드를 형성하는 면적을 항상 일정하게 필요로 한다.
게다가 반도체소자가 더욱 고집적화됨에 따라 반도체 기능이 더욱 복잡하게 됨에 따라 패드의 개수가 증대되고, 그로 인하여 많은 패드 갯수와 여기에 대응하는 보호회로 면적이 칩 크기에 상당한 장애요소가 되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 살펴보기로 한다.
도 1a 는 종래기술에 따른 DRAM에서 패드의 레이아웃도이고, 도 1b 는 도 1a 에서 패드의 단면도로서, 패드(14) 및 금속배선(13) 하부에 n웰(12) 또는 p웰(11)이 있는 구조로 프로빙(probing)시 디펙트(defect)에 의한 소수캐리어(minority carrier)의 가드링역할과 패드 스파이킹에 의한 반도체기판(10)과의 쇼트(short)를 방지하고, 패드(14) 하부에 캐패시턴스는 일정하지만, n웰 내부의 제1저항(16)과 p웰 내부의 제2저항(18)의 저항값이 크고 패드(14)와 p+픽업(도시안됨)과의 사이가 멀어 입력저항성분이 증가되어 입력신호의 손실이 발생한다.
종래기술에 따른 반도체소자의 패드는, 입력신호손실에 관련된 패드의 레이아웃보다는 단순히 레이아웃에서 패드 하부에 n웰 또는 p웰을 잇는 구조로 프로빙시 디펙트에 의한 소수캐리어의 가드링역할과 패드 스파이킹에 의한 반도체기판과의 쇼트를 방지하는 장점이 있는 반면에 고속 DRAM에서 단순한 패드 구조를 사용할 경우 입력 저항이 증가되어 입력 신호의 손실이 발생하고 그에 따른 소자의 채널 퍼포먼스를 저하시킴으로써 소자의 공정수율 및 신뢰성을 감소시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 고속 DRAM에서의 입력신호가 손실되는데 영향을 미치는 저항과 캐패시터 성분중에서 상기 캐패시터성분은 변화시키지 않고, 저항성분을 줄이기 위하여 패드 하부에 n+활성영역과 n웰을 형성하고, 상기 패드의 주위에 p+픽업을 형성함으로써 입력신호의 손실을 감소시키고, 채널 퍼포먼스를 향상시켜 소자의 공정수율 및 신뢰성을 향상시키는 반도체소자의 패드를 제공하는데 그 목적이 있다.
도 1a 는 종래기술에 따른 DRAM에서 패드의 레이아웃도.
도 1b 는 종래기술에 따른 DRAM에서 패드의 단면도.
도 2a 는 본 발명에 따른 고속 DRAM에서 패드의 레이아웃도.
도 2b 는 본 발명에 따른 고속 DRAM에서 패드의 단면도.
<도면의 주요부분에 대한 부호 설명>
10, 20 : 반도체기판 11, 21 : p웰
12, 22 : n웰 13, 23 : 금속배선
14, 24 : 패드 25 : 제1캐패시터
16, 26 : 제1저항 27 : 제2캐패시터
18, 28 : 제2저항 29 : p+ 픽업
30 : n+활성영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 패드는,
p형 반도체기판의 중심부에 형성되는 n웰과,
상기 n웰 내부에 상기 n웰의 가장자리에서 소정 거리 이격되어 형성되는 n+활성영역과,
상기 n웰의 주변에 형성되는 p웰과,
상기 p웰 내부에 상기 n웰과 소정 거리 이격되어 형성되는 p+픽업이 구비되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명하기로 한다.
도 2a 는 본 발명에 따른 고속 DRAM에서 패드의 레이아웃도이다.
반도체기판(도시안됨) 상에 가드링 형상으로 p+픽업(29)이 구비되어 있고, 상기 p+픽업(29) 내부에 p웰(21)과, 상기 p웰(21) 내부에 금속배선(23)이 구비되고, 상기 금속배선(23) 내부에 n웰(22)과, 상기 n웰(22) 내부에 패드(24)가 구비되고, 상기 패드(24) 내부에 n+활성영역(30)이 구비된다.
도 2b 는 본 발명에 따른 고속 DRAM에서 패드의 단면도로서, p형 반도체기판(20)의 중심부에 n웰(22)과, 상기 n웰(22) 내부에 상기 n웰(22)의 가장자리에서 소정 거리 이격되어 구비되는 n+활성영역(30)과, 상기 n웰(22)의 양측에 p웰(21)과, 상기 p웰(21) 내부에 상기 n웰(22)과 소정 거리 이격되어 구비되는 p+픽업(29)과, 상기 n+활성영역(30)에 접속되는 금속배선(23)을 도시한다.
상기의 구조는 입력신호를 손실시키는 주요 원인인 저항과 캐패시턴스중에서 저항값을 감소시키기 위한 것으로, 제1캐패시터(25) 및 제2캐패시터(27)의 캐패시턴스는 변화시키지 않는다.일반적으로 n웰(22)의 저항은 약 400Ω 정도이고 n+활성영역(30)의 저항은 약 120Ω이기 때문에 상기 n웰(22) 내부에 n+활성영역(30)을 형성함으로써 제1저항(26)의 값을 감소시킬 수 있다. 또한, 상기 n+활성영역(30)과상기 n웰(22) 사이의 제2캐패시터(27)의 캐패시턴스를 고려하여 1 ∼ 10㎛ 이격시켜 형성한다.
그리고, 상기 p웰(21) 내부에 p+픽업(29)을 상기 n웰(22)에서 3 ∼ 4㎛ 이격시켜 형성함으로써 상기 p웰(21)에서의 제2저항(28)의 값을 감소시켜 입력신호손실을 줄일 수 있다.
상기 p+픽업(29)에 형성하는 금속배선 콘택(도시안됨)은 전체적으로 형성할 수도 있지만 입력저항을 조절하기 위하여 부분적으로 형성할 수 있다.
또한, 상기 p+픽업(29)은 상기 p웰(21)을 따라서 전체에 가드링형태로 형성할 수도 있지만, 입력저항값을 조절하기 위하여 필요한 부분에만 부분적으로 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 패드는, 고속 DRAM에서 패드의 하부에 n웰보다 저항이 작은 n+활성영역을 포함하는 n웰과, 상기 n웰을 둘러 싸는 p웰을 구비시키되, 상기 n웰에서 소정 거리 이격되어 있는 p+픽업을 구비시킴으로써 캐패시턴스(capacitance)의 변화없이 저항 성분을 감소시키고, 패드로 부터 p+픽업의 거리를 단축하여 상기 패드로 입력되는 신호가 손실되는 것을 감소시켜 채널 퍼포먼스(channel performance)를 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (5)
- p형 반도체기판의 중심부에 형성되는 n웰과,상기 n웰 내부에 상기 n웰의 가장자리에서 소정 거리 이격되어 형성되는 n+활성영역과,상기 n웰의 주변에 형성되는 p웰과,상기 p웰 내부에 상기 n웰과 소정 거리 이격되어 형성되는 p+픽업이 구비되는 것을 특징으로 하는 반도체소자의 패드.
- 제 1 항에 있어서,상기 n+활성영역은 n웰의 가장자리에서 1 ∼ 10㎛ 이격되어 구비되는 것을 특징으로 하는 반도체소자의 패드.
- 제 1 항에 있어서,상기 p+픽업은 상기 n웰에서 3 ∼ 4㎛ 이격되어 구비되는 것을 특징으로 하는 반도체소자의 패드.
- 제 1 항에 있어서,상기 p+픽업에 금속배선 콘택을 전체적 또는 부분적으로 구비되는 것을 특징으로 하는 반도체소자의 패드.
- 제 1 항에 있어서,상기 p+픽업은 상기 n웰 주변에 부분적으로 구비되는 것을 특징으로 하는 반도체소자의 패드.
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Family Applications (1)
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