JP2000164807A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のチップサイズの縮小、基板
電位の安定化、信頼性の向上を図り得る半導体装置を提
供する。 【解決手段】 半導体集積回路の入出力セルにおける入
出力パッド１１と保護素子１２を半導体集積回路から分
離した形で別の基板に配置して半導体保護装置１０を形
成し、半導体保護装置１０の内側に、前記半導体集積回
路との接続領域１５を設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の入
出力インターフェースに必要となる半導体保護装置を含
む半導体装置に関するものである。

【０００２】

【従来の技術】一般的な半導体保護装置を含む半導体装
置は外部とのインターフェースをとるための入出力Ｉ／
Ｏセルと、実際の機能を実現するスタンダードセルや機
能ブロックから構成されており、以下図面を参照しなが
ら従来のこの種の半導体装置について説明する。

【０００３】図１１は従来の半導体保護装置を含む半導
体装置を示す概略構成図、図１２は図１１に示す半導体
装置の入出力セルの概略構成図、図１３は一般的な入出
力セルの回路構成を示す回路図である。図１１におい
て、１１１は入出力セル、１１２はメモリなどの機能ブ
ロック、１１３はロジックを構成するスタンダードセル
ブロックである。さらに入出力セルは、図１２のような
構成になっており、内部回路への信号供給、あるいは内
部回路から信号を受け取る入出力回路１２１と、外部か
らのサージ電圧あるいは異電源間に対する保護素子１２
２と、リードフレームからのボンディングを可能とする
パッド１２３を備えている。

【０００４】一般的な入出力セルにおいては図１３に示
すように、パッド１３１からの信号は、サージ保護素子
(ダイオード)１３２を介して内部とのインターフェース
を行なう入出力回路１３３、内部回路１３４へ導かれ
る。このように必ず保護素子を介して内部へ信号が供給
されるようなパスとなっており、また、半導体基板への
電位供給は、アルミ配線からのコンタクトにより実現さ
れているものや、リードフレームにおけるダイパッドか
ら供給されているものが一般的である。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、入出力セル内の保護素子やパッドを内部
回路と同一基板に構成しているため、半導体集積回路の
チップ面積が大きくなり、ウェハ上に配置可能なチップ
の数を減少させてしまう。また、半導体集積回路の機能
や性能、信頼性を満足するためには、この保護素子の必
要性は大きく、その面積を小さくするのは非常に困難で
ある。さらにまた、基板の電位供給においても、アルミ
配線からのコンタクトでは基板全体の電位は安定しにく
く、これをリードフレームから供給しようとすればそれ
専用のピンを準備しなければならない等種々の問題点が
あった。

【０００６】本発明は上記従来の問題点を解決するもの
であり、半導体集積回路のチップサイズの縮小、基板電
位の安定化、信頼性の向上を図り得る半導体装置を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明の半導体装置は、
半導体集積回路の入出力セルにおけるパッドと保護素子
を半導体集積回路から分離した形で別の基板に配置して
半導体保護装置を形成し、前記半導体保護装置の内側
に、前記半導体集積回路との接続領域を設けたものであ
る。

【０００８】この発明によれば半導体集積回路のチップ
サイズの縮小、基板電位の安定化、信頼性の向上を図る
ことができる。

【０００９】

【発明の実施の形態】以下本発明の各実施の形態につい
て図面を参照しながら説明する。

【００１０】（実施の形態１）図１は本発明の半導体装
置の実施の形態１における基本構成を示す平面図、図２
は本発明の半導体装置の実施の形態１における半導体集
積回路を含む構成を示す平面図である。図１において、
１０は半導体保護装置、１１はリードフレームとボンデ
ィングされる入出力パッド、１２はサージ電圧や異なる
電源間電圧に対して必要となる保護素子、１３は半導体
集積回路と接続するための内部パッド、１４は各保護素
子を経由するリング電源、１５は半導体保護装置１０と
半導体集積回路の接続領域である。

【００１１】以下この接続領域１５に半導体集積回路を
配置接続する場合について説明する。本実施の形態にあ
っては、半導体保護装置１０の入出力パッド１１に、リ
ードフレームからのボンディングによって信号を供給
し、保護素子１２によって、外部からのサージ電圧を逃
し、また多電源を供給する場合は異電源間の保護をとる
ものであり、また、図２に示すように、半導体集積回路
２０の周辺には、この半導体保護装置１０の内部パッド
２１とボンディングするための小パッド２２を設ける。
これにより半導体集積回路２０に信号を供給する前に、
確実にサージ電圧による影響を除去することが可能とな
る。

【００１２】以上のように本実施の形態によれば、半導
体集積回路はパッドと保護素子の面積分を小さくするこ
とが可能となり、入出力回路と内部回路のみで構成する
半導体集積回路を得ることができる。また、半導体集積
回路とは別基板に保護素子を構成しているため、複雑な
プロセスを使用する必要がなく、設計する半導体集積回
路のサイズや、リードフレームとのボンディングパッド
配置座標、半導体集積回路とワイヤーボンディングする
内部パッドの配置座標などを決定すれば、半導体集積回
路と半導体保護装置を別のラインで早期に製造しておく
ことができ、半導体保護装置の使用に伴う開発期間の延
長をなくすことができる。

【００１３】さらに、半導体集積回路のＥＳＤ耐圧が小
さい場合や、内部へのサージ印加を完全に除去できてい
ない場合は、半導体保護装置の保護素子の数あるいは大
きさの変更で対応が可能であるため、半導体集積回路を
修正するコスト、設計工数を削減することができる。

【００１４】（実施の形態２）図３は本発明の半導体装
置の実施の形態２における基本構成を示す平面図であ
り、図中、３０は半導体保護装置、３１は電源が供給さ
れるパッド、３２はその保護素子、３３は半導体集積回
路との接続領域、３４はこの接続領域３３への基板と同
電位の電源配線パターン、３５はスリットである。

【００１５】このように構成することにより、外部から
半導体集積回路の基板と同じ電位の電源供給がされてい
るパッド３１に対しては、内部に供給する内部パッド２
１から半導体集積回路との接続領域３３の内側に、半導
体集積回路の基板に電源供給できるようにアルミなどの
電源配線パターン３４を形成することによって、基板の
電位を安定させることが可能となり、ノイズなどの影響
を抑えることができる。

【００１６】以上のように本実施の形態によれば、電源
供給エリアを多く、あるいは大きく、例えばアルミパタ
ーンによる配線パターンを設けることにより、半導体集
積回路の基板電位をより安定させることが可能となる。

【００１７】（実施の形態３）図４は本発明の半導体装
置の実施の形態３において搭載される半導体集積回路の
基板構成を示す斜視図、図５は本発明の半導体装置の実
施の形態３における半導体保護装置の基板表面と裏面の
構成を示す平面図で同図（ａ）は裏面、同図（ｂ）は表
面を示す。図６は本発明の半導体装置の実施の形態３に
おける半導体保護装置と半導体集積回路との接続状態を
示す側面図、図７は本発明の半導体装置の実施の形態３
における半導体保護装置基板のパッド配置の他の例を示
す平面図であり、同図（ａ）は裏面の状態、同図（ｂ）
は表面の状態を示している。

【００１８】図４において、４０は半導体集積回路、４
１は半導体集積回路４０の表面、４２は同裏面、４３は
パッドを形成するため表面から裏面にかけてレーザーな
どであけた穴を表している。また、図５において、５０
は半導体保護装置、５１はパッド、５２は保護素子を示
しており、これと半導体集積回路４０が接続されること
になる。

【００１９】本実施の形態においては最初に保護素子５
２、電源配線などをパッド５１を形成するエリアのみ残
して拡散を行ない、最後にパッド５１を形成するエリア
をレーザーメスなどで周囲のパターンを壊さずに穴をあ
け、そこにアルミなど導電性の材質を埋め込む。これに
より半導体保護装置の裏面にボンディングを行なっても
表面に形成した保護素子５２への信号パスが実現でき
る。また、この半導体保護装置５０は図６に示すよう
に、フリップさせて半導体集積回路４０と接続するた
め、金バンプ６０などを用いて半導体集積回路４０の外
部ピンと接続できるようにする。なお、半導体保護装置
５０をフリップさせて半導体集積回路４０と接続する場
合、図７に示すように、半導体保護装置５０のパッド７
１を、ワイヤーボンディング可能な範囲で、保護素子７
２よりも内側に配置すればチップサイズと同じ、あるい
は小さいサイズで接続することができる。

【００２０】以上のように本実施の形態によれば、半導
体保護装置をフリップさせて半導体集積回路に接続する
際、パッドも裏向きになりリードフレームとのワイヤー
ボンディングが困難になるのを、保護素子と接続可能な
パッドを半導体保護装置基板の裏面にも形成することに
よって容易なボンディングが可能となる。

【００２１】（実施の形態４）図８は本発明の半導体装
置の実施の形態４における基本構成を示す平面図、図９
は本発明の半導体装置の実施の形態４において搭載され
る半導体集積回路上に追加された基板コンタクトによる
容量を概念的に示す回路図、図１０は本発明の半導体装
置の実施の形態４における半導体集積回路の搭載により
追加された容量を概念的に示す回路図である。図８にお
いて、８０は半導体保護装置、８１は半導体保護装置８
０の接続領域に設けられ、半導体集積回路の電源配線と
同じ位置に配置した基板コンタクトパターンであり、半
導体保護装置８０の内部パッドまで延在してＶＳＳ(グ
ランド)側に接続する基板コンタクトに対しては、ＶＳ
Ｓを供給し、ＶＤＤ側に接続する基板コンタクトに対し
ては、ＶＤＤを供給するものである。

【００２２】この半導体保護装置８０をフリップさせて
半導体集積回路と接続させる場合は、半導体集積回路上
の配線を半導体保護装置８０に延在した基板コンタクト
パターン８１と接続できるよう、コンタクトホールを形
成しておく。この半導体集積回路上に追加した基板コン
タクトは、その配線に対して基板との容量を増加させ、
ラッチアップ対策が図られることになるが、半導体保護
装置８０と接続することで基板との容量をさらに増加さ
せることができ、同じチップサイズでチップの容量を増
加させる有効な手段となる。

【００２３】図９における容量９１は半導体集積回路上
で追加された基板コンタクトによる容量であり、図１０
における容量１０１は図９の容量９１に対応し、容量１
０２は半導体集積回路に半導体保護装置８０を接続した
ことにより追加された容量を表している。この場合、図
１０の容量１０１と容量１０２の合計容量Ｃ２は、図９
の容量９１の全容量Ｃ１の２倍となり、倍の容量を付加
できたことになる。

【００２４】以上のように本実施の形態によれば、半導
体保護装置に対して、フリップさせて半導体集積回路を
接続する際、半導体保護装置に半導体集積回路のアルミ
パターンまでの基板コンタクトを形成しておき、半導体
集積回路上の電源／グラウンド配線にコンタクトホール
(絶縁膜の穴)マスクを形成して接合すれば、同じ面積に
対して倍の容量を発生させることができ、今後の多電源
設計において、各電源の島(エリア)に対する容量増加を
実現する有効な手段になることが期待できる。

【００２５】

【発明の効果】以上のように本発明によれば、半導体集
積回路において入出力パッド、保護素子を構成する部分
の面積を削減できるのでチップサイズの縮小と信頼性の
向上を図ることができ、また、半導体集積回路とは別基
板に保護素子を構成しているため、プロセスの微細化の
影響による半導体集積回路のサージ保護機能の低下を防
ぐことができるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施の形態１における基
本構成を示す平面図

【図２】本発明の半導体装置の実施の形態１における半
導体集積回路を含む構成を示す平面図

【図３】本発明の半導体装置の実施の形態２における基
本構成を示す平面図

【図４】本発明の半導体装置の実施の形態３において搭
載される半導体集積回路の基板構成を示す斜視図

【図５】本発明の半導体装置の実施の形態３における半
導体保護装置の基板表面と裏面の構成を示す平面図

【図６】本発明の半導体装置の実施の形態３における半
導体保護装置と半導体集積回路との接続状態を示す側面
図

【図７】本発明の半導体装置の実施の形態３における半
導体保護装置のパッド配置の他の例を示す平面図

【図８】本発明の半導体装置の実施の形態４における基
本構成を示す平面図

【図９】本発明の半導体装置の実施の形態４において搭
載される半導体集積回路上に追加された基板コンタクト
による容量を概念的に示す回路図

【図１０】本発明の半導体装置の実施の形態４における
半導体集積回路の搭載により追加された容量を概念的に
示す回路図

【図１１】従来の半導体保護装置を含む半導体装置を示
す概略構成図

【図１２】従来の半導体保護装置を含む半導体装置の入
出力セルの概略構成図

【図１３】一般的な入出力セルの回路構成を示す回路図

【符号の説明】

１１，３１，５１，７１ 入出力パッド １２，３２，５２，７２ 保護素子 １３，２１ 内部パッド １４ リング電源 １５，３３ 接続領域 ２２ 小パッド ３４ 配線パターン ４１ 半導体集積回路の表面 ４２ 半導体集積回路の裏面 ６０ 金バンプ ８１ 基板コンタクトパターン ９１，１０１ 半導体集積回路のみで形成される容量 １０２ 半導体保護装置を接続することにより形成され
る容量

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部からのサージ電圧や異電源間に対す
   る保護素子と、リードフレームからボンディングされる
   パッドと、内部回路との入出力インターフェースをとる
   トランジスタから構成される入出力回路を含む半導体集
   積回路における前記保護素子と前記パッドのみを前記半
   導体集積回路とは別基板に分離して構成した半導体保護
   装置と、前記半導体保護装置の内側に形成した接続領域
   を備え、前記半導体保護装置は前記接続領域を囲むよう
   に配置されていることを特徴とする半導体装置。
2. 【請求項２】 半導体保護装置内の接続領域内に、前記
   半導体集積回路の基板電位を安定させるための電源供給
   エリアを配置したことを特徴とする請求項１記載の半導
   体装置。
3. 【請求項３】 半導体保護装置の基板の裏面には前記半
   導体集積回路に対してフリップさせて結合する際のワイ
   ヤーボンディングを可能にするパッドを配置したことを
   特徴とする請求項１記載の半導体装置。
4. 【請求項４】 半導体保護装置の接続領域において前記
   半導体集積回路をフリップさせて結合する際の前記半導
   体集積回路の電源配線に対して前記接続領域内に半導体
   保護装置まで延在するコンタクトを形成したことを特徴
   とする請求項１記載の半導体装置。