JP2000223652A - 半導体チップおよびマルチチップ型半導体装置 - Google Patents

半導体チップおよびマルチチップ型半導体装置

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connection
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Abstract

(57)【要約】 【課題】消費電力を低減でき、かつ、高速動作を実現で
きる半導体チップおよびマルチチップ型半導体装置を提
供する。 【解決手段】親チップの表面に接合されてチップ・オン
・チップ構造の半導体装置を構成する子チップ２には、
チップ接続パッドＰＤ、外部接続用パッドＰex、および
切り換え制御入力パッドswが表面に形成されている。内
部回路２５には、切り換え回路ＳＷによって、チップ接
続パッドＰＤまたは外部接続用パッドＰexが選択的に接
続されるようになっている。子チップ２が親チップに接
合されているときには、切り換え回路ＳＷは、チップ接
続パッドＰＤを内部回路２５に接続する。子チップ２が
親チップに接合されていないときには、外部接続用パッ
ドＰexが内部回路２５に接続される。外部接続用パッド
Ｐexには、サージ保護回路２６が付随している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部からの静電
気等による異常な電圧や電流が入力されたときのための
保護回路を有する半導体チップ、およびこのような半導
体チップを有するマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】複数の半導体チップを互いに接続して樹
脂モールドしたマルチチップ型半導体装置では、半導体
チップ相互間の接続が種々の形態で行われる。たとえ
ば、ボンディングワイヤで半導体チップ間の接続が行わ
れる場合もあり、また、半導体チップ同士を重ね合わせ
てチップ・オン・チップ構造とし、バンプを介して半導
体チップ同士の電気接続が行われる場合もある。さらに
は、配線基板上に複数の半導体チップを接合することに
よって、複数の半導体チップ同士の電気接続が達成され
ている場合もある。
【０００３】マルチチップ型半導体装置を構成する半導
体チップは、他の半導体チップとの電気接続のための複
数のパッドを表面に有しており、このパッドは半導体チ
ップの基体をなす半導体基板上に形成された内部回路に
接続されている。半導体チップは単体でも使用可能であ
り、その場合には、上記のパッドは、パッケージの外部
に引き出されるリードフレームに接続されることにな
る。
【０００４】図６は、半導体チップ１００のパッド１０
１に関連する電気的構成を示すブロック図である。パッ
ド１０１は、配線１０２を介して内部回路１０３に接続
されている。パッド１０１の近傍において、配線１０２
には、電源およびグランドとの間にそれぞれダイオード
１０５，１０６が接続されている。これらのダイオード
１０５，１０６は、サージ保護回路１０４を形成してお
り、半導体チップ１００外からパッド１０１を介して入
力されるサージを吸収し、内部回路１０３の破壊を防い
でいる。
【０００５】半導体チップ１００は、マルチチップ型半
導体装置として組み立てられる前に、パッド１０１にテ
ストプローブを当てて機能テストを行う場合や、半導体
チップ１００を単体として用いる場合には、リードフレ
ームを介してパッド１０１に静電気などに起因する過大
な電圧が印加されるおそれがある。これらの状況におい
て、サージ保護回路１０４の働きにより、内部回路１０
３が保護される。
【０００６】
【発明が解決しようとする課題】ところが、ダイオード
１０５，１０６には、大きな寄生容量Ｃ１，Ｃ２が付随
している。そのため、とくに高速に動作させようとする
場合に、寄生容量Ｃ１，Ｃ２の充放電に伴う消費電力の
増大が問題となる。また、配線１０２に大きな寄生容量
Ｃ１，Ｃ２が結合されていては、動作速度が制限され、
目的とする速度での動作を実現できない場合がある。
【０００７】同様の問題は、信号出力用のパッドに接続
されたドライバ回路に付随する大きな寄生容量によって
ももたらされる。すなわち、信号出力用パッドと内部回
路との間には、機能テスト時にテスタを駆動したり、半
導体チップを単体で使用する場合に外部の配線を駆動し
たりするためのドライバ回路が介装される。このドライ
バ回路は、大電流を流す必要のない半導体チップ同士の
接続には必ずしも必要がないのであるが、機能テストを
行う必要性から、省くことができない。このために、マ
ルチチップ型半導体装置を構成した場合に、ドライバ回
路に付随する大きな寄生容量が引き起こす問題、すなわ
ち、高速動作時の消費電力の増大、および動作速度の限
界の問題を回避することができない。
【０００８】そこで、この発明の目的は、上述の技術的
課題を解決し、消費電力を低減でき、かつ、高速動作を
実現できる半導体チップおよびマルチチップ型半導体装
置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板上に形成された内部回路と、上記半導体基板上に形成
され、他の半導体チップとのチップ間接続のためのチッ
プ接続パッドと、上記半導体基板上に形成され、チップ
間接続以外の用途に使用されるチップ接続外用途用パッ
ドと、上記半導体基板上に形成され、上記内部回路に上
記チップ接続パッドまたは上記チップ接続外用途用パッ
ドを選択的に接続する切り換え回路とを含むことを特徴
とする半導体チップである。
【００１０】「チップ間接続」は、主として、同一パッ
ケージ内に封止される半導体チップ同士の接続を意味す
る。また、チップ接続外用途用パッドは、当該半導体チ
ップの動作確認のための機能テストの際に、テストプロ
ーブが接続されるパッドであってもよい。また、このチ
ップ接続外用途用パッドは、パッケージ外に引き出され
るリードフレームと接続されるべきパッドであってもよ
い。また、テスト用と、パッケージ外との接続とに兼用
されるパッドであってもよい。
【００１１】この発明によれば、チップ間接続のための
チップ接続パッドと、チップ間接続以外の用途に使用さ
れるチップ接続外用途用パッドとが設けられており、こ
れらは、切り換え回路によって選択的に内部回路に接続
されるようになっている。したがって、たとえば、請求
項２に記載されているように、チップ接続外用途用パッ
ドに付随して内部回路を保護するための保護回路を設け
ておけば、半導体チップの機能テストの際や、内部回路
をリードフレームを介して外部に接続する必要がある場
合などには、切り換え回路によって内部回路とチップ接
続外用途用パッドとを接続しておくとともに、チップ接
続外用途用パッドを用いることにより、外部からの異常
な入力から内部回路を保護することができる。その一方
で、他の半導体チップとの接続の際には、切り換え回路
によって、保護回路の付随していないチップ接続パッド
に内部回路を接続しておけば、保護回路に付随する寄生
容量の影響を受けることがない。これにより、消費電力
を低減でき、かつ、高速な動作が可能となる。
【００１２】請求項３記載の発明は、上記チップ接続パ
ッドに付随する寄生容量は、上記チップ接続外用途用パ
ッドに付随する寄生容量よりも小さくなっていることを
特徴とする請求項１または２記載の半導体チップであ
る。たとえば、請求項２の発明の構成のように、チップ
接続外用途用パッドに保護回路が接続されており、チッ
プ接続パッドにはそのような保護回路が接続されていな
い場合には、チップ接続外用途用パッドに付随する寄生
容量は大きく、チップ接続パッドに付随する寄生容量は
それよりもはるかに小さくなる。
【００１３】また、たとえば、チップ接続外用途用パッ
ドに、機能テストのためのテスタやリードフレームなど
を介して接続される外部配線（主としてパッケージ外配
線）を駆動するためのドライバ回路が半導体チップ内部
で接続されている場合には、このドライバ回路に付随す
る大きな寄生容量が存在する。これに対して、チップ接
続パッドには、外部配線等を駆動できるほどの大電流の
ドライバ回路を設ける必要がないから、チップ接続パッ
ドに付随する寄生容量は、チップ接続外用途用パッドの
寄生容量に比較して、はるかに小さくなる。
【００１４】そこで、機能テストや外部配線との接続の
際にはチップ接続外用途用パッドを内部回路に接続し、
チップ間接続の際にはチップ接続パッドを内部回路に接
続するように、切り換え回路を適切に切り換えることに
より、チップ間接続時における消費電流を低減すること
ができ、かつ、高速に動作させることが可能になる。請
求項４記載の発明は、上記切り換え回路は、上記チップ
接続パッドを介して他の半導体チップとのチップ間接続
がされた状態では、上記内部回路を上記チップ接続外用
途用パッドから開放して上記チップ接続パッドに接続
し、上記チップ接続パッドを介するチップ間接続がされ
ていない状態では、上記内部回路を上記チップ接続パッ
ドから開放して上記チップ接続外用途用パッドに接続す
るものであることを特徴とする請求項１ないし３のいず
れかに記載の半導体チップである。
【００１５】この構成により、他の半導体チップと接続
された状態では、自動的にチップ接続パッドが内部回路
に接続され、他の半導体チップが接続されていない状態
では、自動的にチップ接続外用途用パッドが内部回路に
接続される。これにより、たとえば、請求項２の構成と
の組合せによって、単体の状態では、外部からの異常な
入力からの保護を行うことができ、また、請求項３の構
成との組合せにより、他の半導体チップと接続された状
態では、低消費電力動作および高速動作を期することが
できる。
【００１６】請求項５記載の発明は、上記半導体基板上
において上記切り換え回路に接続して形成され、この切
り換え回路の切り換え動作を制御するための切り換え制
御信号が入力される切り換え制御入力パッドをさらに含
むことを特徴とする請求項１ないし４のいずれかに記載
の半導体チップである。この構成により、切り換え制御
入力パッドから切り換え制御信号を入力することで、切
り換え回路を切り換えることができる。
【００１７】請求項６記載の発明は、上記切り換え制御
入力パッドは、他の半導体チップにおいて所定電圧が導
出されるパッドに接続されるものであり、上記切り換え
回路は、上記切り換え制御入力パッドへの上記所定電圧
の入力に応答して、上記内部回路を上記チップ接続外用
途用パッドから開放するとともに上記チップ接続パッド
に接続するものであることを特徴とする請求項５記載の
半導体チップである。
【００１８】この構成により、他の半導体チップとの接
続時において、切り換え制御入力パッドには、他の半導
体チップからの所定電圧（たとえば、電源電圧またはグ
ランド電圧）が与えられる。したがって、他の半導体チ
ップとの接続時において、チップ接続パッドを自動的に
内部回路に接続させることができる。請求項７記載の発
明は、第１の半導体チップと第２の半導体チップとを接
続して構成されるマルチチップ型半導体装置であって、
上記第１の半導体チップは、上記第２の半導体チップと
のチップ間接続のための第１チップ接続パッドを有し、
上記第２の半導体チップは、上記第１の半導体チップと
のチップ間接続のための第２チップ接続パッドと、チッ
プ間接続以外の用途に使用されるチップ接続外用途用パ
ッドと、当該第２の半導体チップの内部回路に上記第２
チップ接続パッドまたはチップ接続外用途用パッドを選
択的に接続する切り換え回路と、この切り換え回路の切
り換え動作を制御するための切り換え制御信号が与えら
れる切り換え制御入力パッドとを有し、上記第１の半導
体チップは、さらに、上記切り換え制御入力パッドに接
続されて切り換え制御信号を与える切り換え制御出力パ
ッドを有していることを特徴とするマルチチップ型半導
体装置である。
【００１９】上記第１および第２チップ接続パッド、な
らびに上記切り換え制御入力パッドおよび切り換え制御
出力パッドをそれぞれ接続するチップ間接続部材がさら
に備えられていてもよい。この場合、チップ間接続部材
は、第１および／または第２チップ接続パッド、ならび
に切り換え制御入力パッドおよび／または切り換え制御
出力パッドの表面に形成された金属隆起部であってもよ
い。この金属隆起部は、電解めっきまたは無電解めっき
により形成される厚膜状のバンプであってもよく、バン
プほどは高くない金属膜（たとえば、金属蒸着膜）であ
っもよい。このような構成の場合、金属隆起部同士また
は金属隆起部とパッドとの接合により、第１および第２
チップ接続パッド間ならびに切り換え制御入力パッドお
よび切り換え制御出力パッド間の接続が達成される。
【００２０】また、チップ間接続部材は、ボンディング
ワイヤであってもよい。この発明によれば、第２の半導
体チップについて、請求項１および請求項５の発明に関
連して説明したとおりの効果が達成される。これによ
り、第１および第２の半導体チップを有するマルチチッ
プ型半導体装置は、低消費電力動作および高速動作が可
能となる。しかも、請求項８に記載されているように、
第２の半導体チップのチップ接続外用途用パッドに関連
して保護回路を設けることにより、第２の半導体チップ
と第１の半導体チップとを接続してマルチチップ型半導
体装置を組み立てる前に、第２の半導体チップの機能テ
ストを行うことができる。
【００２１】請求項９記載の発明は、上記第２の半導体
チップにおいて上記第２チップ接続パッドに付随する寄
生容量は、上記チップ接続外用途用パッドに付随する寄
生容量よりも小さくなっていることを特徴とする請求項
７または８記載のマルチチップ型半導体装置である。こ
の発明により、第２の半導体チップについて、請求項３
の発明に関連して説明したとおりの効果が得られ、マル
チップ型半導体装置の低消費電力化および高速動作化に
寄与できる。
【００２２】請求項１０記載の発明は、上記切り換え回
路は、上記第１の半導体チップの切り換え制御出力パッ
ドから生成される切り換え制御信号が入力されていると
きには、上記内部回路を上記チップ接続外用途用パッド
から開放して上記第２チップ接続パッドに接続し、上記
第１の半導体チップの切り換え制御出力パッドから生成
される切り換え制御信号が入力されていないときには、
上記内部回路を上記第２チップ接続パッドから開放して
上記チップ接続外用途用パッドに接続するものであるこ
とを特徴とする請求項７ないし９のいずれかに記載のマ
ルチチップ型半導体装置である。
【００２３】この発明により、請求項４および請求項６
の各発明に関連して説明した効果が得られ、切り換え回
路を適切に自動切り換えさせることができる。請求項１
１記載の発明は、上記第１の半導体チップの表面に上記
第２の半導体チップが重ねて接合され、これらの第１お
よび第２の半導体チップがチップ・オン・チップ構造で
接合されていることを特徴とする請求項７ないし１０の
いずれかに記載のマルチチップ型半導体装置である。
【００２４】この発明によれば、チップ・オン・チップ
構造をなすように第１および第２の半導体チップが接合
されるので、第１および第２チップ接続パッド間の配線
長（バンプなどの金属隆起部からなる接続部分）が極め
て短い。そのため、さらなる低消費電力化および高速動
作化を図ることができる。
【００２５】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の分解斜視図であ
り、図２は、当該半導体装置の断面図である。この半導
体装置は、第１の半導体チップとしての親チップ１の表
面１１に、第２の半導体チップとしての子チップ２を重
ね合わせて接合した、いわゆるチップ・オン・チップ
（Chip-On-Chip）構造を有している。このチップ・オン
・チップ構造のマルチチップ型半導体装置は、外部との
接続のためのリードフレーム１４が引き出された状態で
樹脂モールドされ、パッケージ４０に納められている。
【００２６】親チップ１は、たとえばシリコンチップか
らなっている。表面１１は、親チップ１の基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、所定の位置
において、外部接続用の複数のパッド１２が、ほぼ矩形
の平面形状を有する親チップ１の表面１１の周縁付近に
露出して配置されている。この外部接続用パッド１２
は、ボンディングワイヤ１３によってリードフレーム１
４に接続されている。
【００２７】親チップ１の内方の領域には、子チップ２
の接合領域１５が設定されており、この接合領域１５に
は、子チップ２とのチップ間接続のためのチップ接続パ
ッドＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，・・・・・・（第１チ
ップ接続パッド。以下、総称するときには「チップ接続
パッドＰＭ」という。）が、複数個（図１では４個のみ
図示）形成されている。
【００２８】子チップ２は、たとえばシリコンチップか
らなっている。表面２１は、子チップ２の基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、親チップ１
とのチップ間接続のためのチップ接続パッドＰＤ１，Ｐ
Ｄ２，ＰＤ３，ＰＤ４，・・・・・・（第２チップ接続パッ
ド。以下、総称するときには「チップ接続パッドＰＤ」
という。）が、複数個（図１では４個のみ図示）形成さ
れている。さらに、表面２１には、チップ間接続以外の
接続、すなわち、機能テストのためのテストプローブと
の接続や、子チップ２が単体で用いられるときに樹脂パ
ッケージ外に引き出されるリードフレームとの接続のた
めの外部接続用パッドＰex（チップ接続外用途用パッ
ド）が形成されている。図１では、外部接続用パッドＰ
exは、チップ接続パッドＰＤ１に対応するもののみが示
されているが、実際には、全てのチップ接続パッドＰＤ
に対応して各１つずつの外部接続用パッドＰexが設けら
れている。
【００２９】子チップ２のチップ接続パッドＰＤ上に
は、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀
またはイリジウムからなるバンプＢがそれぞれ形成され
ていて、チップ間接続部材をなす金属隆起部を構成して
いる。子チップ２は、表面２１を親チップ１の表面１１
に対向させた状態で親チップ１に接合されている。この
接合は、バンプＢを接合領域１５のチップ接続パッドＰ
Ｍにそれぞれ当接させた状態で、親チップ１と子チップ
２とを相互に圧着することにより達成される。この圧着
の際、必要に応じて親チップ１および／または子チップ
２に超音波振動を与えることにより、バンプＢとチップ
接続パッドＰＭとの確実な接合が達成される。
【００３０】チップ接続パッドＰＤと、これに対応した
外部接続用パッドＰexとは、切り換え回路ＳＷを介し
て、子チップ２の半導体基板に形成された後述の内部回
路に共通に接続されている。子チップ２の表面２１に
は、切り換え回路ＳＷに与えるべき切り換え制御信号が
入力される切り換え制御入力パッドＰＤswが形成されて
いる。この切り換え制御入力パッドＰＤswの表面にもバ
ンプＢが設けられている。
【００３１】切り換え回路ＳＷは、チップ接続パッドＰ
Ｄと外部接続用パッドＰexとの各対に対応してそれぞれ
設けられている。この複数の切り換え回路ＳＷには、切
り換え制御入力パッドＰＤswからの切り換え制御信号を
共通に与えるようにしておけばよい。親チップ１の表面
１１には、切り換え制御入力パッドＰＤswとバンプＢを
介して接続されるべき切り換え制御出力パッドＰＭswが
形成されている。この切り換え制御出力パッドＰＭswに
は、電源電圧Ｖccが与えられている。
【００３２】図３は、子チップ２の信号入力部の電気的
構成を示すブロック図であり、内部回路２５に対する信
号入力部の構成が示されている。子チップ２の基体をな
す半導体基板上には、ロジック回路からなる内部回路２
５が形成されている。この内部回路２５は、同じく当該
半導体基板上に形成された切り換え回路ＳＷによって、
外部接続用パッドＰexまたはチップ接続パッドＰＤに選
択的に接続されるようになっている。切り換え回路ＳＷ
には、切り換え制御入力パッドＰＤswから切り換え制御
信号が入力されるようになっている。
【００３３】外部接続用パッドＰexと切り換え回路ＳＷ
との間の配線４１と、電源ラインおよびグランドライン
との間には、それぞれダイオードＤ１，Ｄ２が接続され
ている。これらのダイオードＤ１，Ｄ２は、外部接続用
パッドＰexを介してサージ電圧が印加されたときに導通
して、当該サージを吸収し、内部回路２５の破壊を防止
するサージ保護回路２６を形成している。
【００３４】切り換え制御入力パッドＰＤswに関しても
同様な構成となっている。すなわち、切り換え制御入力
パッドＰＤswと切り換え回路ＳＷとの間の配線４２に
は、電源ラインおよびグランドラインとの間にそれぞれ
ダイオードＤ３，Ｄ４が接続されており、これらは、サ
ージ保護回路２７を形成している。配線４２には、プル
ダウン抵抗２８が接続されていて、切り換え制御入力パ
ッドＰＤswへの入力がない場合には、配線４２はグラン
ド電位に保持されるようになっている。
【００３５】チップ接続パッドＰＤに関しては、サージ
保護回路は設けられていない。したがって、外部接続用
パッドＰexには、ダイオードＤ１，Ｄ２が有する大きな
寄生容量が付随しているが、チップ接続パッドＰＤに
は、このような大きな寄生容量は付随していない。切り
換え回路ＳＷは、外部接続用パッドＰexからの入力信号
および切り換え制御入力パッドＰＤswからの切り換え制
御信号の反転信号が入力されるＡＮＤゲートＧ１と、チ
ップ接続パッドＰＤからの入力信号および切り換え制御
入力パッドＰＤswからの切り換え制御信号が入力される
ＡＮＤゲートＧ２と、ＡＮＤゲートＧ１およびＧ２の出
力信号が入力されるＯＲゲートＧ３とを備えている。こ
のＯＲゲートＧ３の出力信号が内部回路２５に供給され
るようになっている。
【００３６】子チップ２を親チップ１に接合していない
状態では、切り換え制御入力パッドＰＤswに接続された
配線４２はグランド電位となっている。そのため、ＡＮ
ＤゲートＧ１は、外部接続用パッドＰexからの信号を通
過させるが、ＡＮＤゲートＧ２は、チップ接続パッドＰ
Ｄからの信号の通過を阻止する。よって、外部接続用パ
ッドＰexからの入力信号のみが、ＯＲゲートＧ３を介し
て内部回路２５に入力される状態となる。換言すれば、
切り換え回路ＳＷは、内部回路２５と外部接続用パッド
Ｐexとの間を接続するとともに、内部回路２５とチップ
接続パッドＰＤとの間を遮断状態とする。
【００３７】一方、子チップ２を親チップ１に接合した
状態では、切り換え制御入力パッドＰＤswは、親チップ
１の切り換え制御出力パッドＰＭswに接続され、親チッ
プ１から電源電圧Ｖccが与えられる。これにより、ＡＮ
ＤゲートＧ１は、外部接続用パッドＰexからの入力信号
を阻止し、ＡＮＤゲートＧ２は、チップ接続パッドＰＤ
からの入力信号を通過させる。よって、チップ接続パッ
ドＰＤからの入力信号のみが、ＯＲゲートＧ３を介し
て、内部回路２５に入力されることになる。すなわち、
切り換え回路ＳＷは、内部回路２５と外部接続用パッド
Ｐexとの間を遮断するとともに、内部回路２５とチップ
接続パッドＰＤとの間を接続する。
【００３８】図４は、子チップ２の信号出力部の電気的
構成を示すブロック図であり、内部回路２５に対する信
号出力部の構成が示されている。この信号出力部の構成
は、図３に示された信号入力部の構成と類似しているの
で、図４において、図３に示された各部に対応する部分
には、同一の参照符号を付することとし、重複した説明
を省く。
【００３９】信号出力部における切り換え回路ＳＷ１の
構成は、信号入力部における切り換え回路ＳＷの構成と
は異なっている。すなわち、信号出力部の切り換え回路
ＳＷ１は、内部回路２５の出力信号がそれぞれ与えられ
る一対のＡＮＤゲートＧ１１，Ｇ１２を備えており、Ａ
ＮＤゲートＧ１１の出力が、ドライバ回路Ｄを介して外
部接続用パッドＰexに与えられるようになっており、Ａ
ＮＤゲートＧ１２の出力が、チップ接続パッドＰＤに与
えられるようになっている。
【００４０】ドライバ回路Ｄは、内部回路２５の動作確
認のための機能テストが行われる際に外部接続用パッド
Ｐexに接続されるテスタを駆動したり、子チップ２が単
体で用いられるときに、リードフレームを介して接続さ
れる外部配線を駆動したりするためのものである。切り
換え制御入力パッドＰＤswからの切り換え制御信号は、
ＡＮＤゲートＧ１２に入力され、また、ＡＮＤゲートＧ
１１には反転して入力される。
【００４１】子チップ２を親チップ１に接合していない
状態では、切り換え制御入力パッドＰＤswに接続された
配線４２はグランド電位となっている。そのため、ＡＮ
ＤゲートＧ１１は、内部回路２５の出力信号を外部接続
用パッドＰexへと通過させるが、ＡＮＤゲートＧ１２
は、内部回路２５の出力信号のチップ接続パッドＰＤへ
の通過を阻止する。よって、内部回路２５の出力信号
は、外部接続用パッドＰexにのみ導出される。換言すれ
ば、切り換え回路ＳＷは、内部回路２５と外部接続用パ
ッドＰexとの間を接続するとともに、内部回路２５とチ
ップ接続パッドＰＤとの間を遮断状態とする。
【００４２】一方、子チップ２を親チップ１に接合した
状態では、切り換え制御入力パッドＰＤswは、親チップ
１の切り換え制御出力パッドＰＭswに接続され、親チッ
プ１から電源電圧Ｖccが与えられる。これにより、ＡＮ
ＤゲートＧ１は、内部回路２５の出力信号の外部接続用
パッドＰexへの通過を阻止し、ＡＮＤゲートＧ２は、内
部回路２５の出力信号をチップ接続パッドＰＤへと通過
させる。よって、内部回路２５の出力信号は、チップ接
続パッドＰＤにのみ導出されることになる。換言すれ
ば、切り換え回路ＳＷは、内部回路２５と外部接続用パ
ッドＰexとの間を遮断するとともに、内部回路２５とチ
ップ接続パッドＰＤとの間を接続する。
【００４３】子チップ２を親チップ１に接合してチップ
・オン・チップ構造の半導体装置を組み立てる前に、子
チップ２は単体で機能テストが行われる。この機能テス
トの際には、切り換え回路ＳＷ，ＳＷ１を介して内部回
路２５に接続された状態の外部接続用パッドＰexにテス
トプローブが押し当てられることになる。このときに、
サージ電圧が入力されれば、サージ保護回路２６の働き
により、このサージ電圧が内部回路２５に入力されるこ
とを防止できる。また、信号出力部においては、外部接
続用パッドＰexと切り換え回路ＳＷ１との間に介装され
たドライバ回路Ｄの働きにより、外部接続用パッドＰex
に接続されたテストプローブを介して、テスタを良好に
駆動できる。
【００４４】一方、子チップ２を親チップ１に接合して
チップ・オン・チップ構造の半導体装置を組み立てた状
態においては、外部接続用パッドＰexは内部回路２５か
ら切り離され、内部回路２５と親チップ１との電気接続
は、専らチップ接続パッドＰＤを介して行われる。この
チップ接続パッドＰＤには、サージ保護回路が接続され
ていないので、外部接続用パッドＰexに比べて小さな寄
生容量しか付随していない。したがって、消費電力を低
く押さえることができ、また、高速な動作が可能とな
る。
【００４５】さらに、信号出力部においては、チップ接
続パッドＰＤには、ドライバ回路を設ける必要がないの
で、ドライバ回路Ｄが設けられた外部接続用パッドＰex
側と比較して、ＡＮＤゲートＧ１２の出力トランジスタ
の寄生容量がドライバ回路Ｄの出力トランジスタの寄生
容量に比べて格段に小さく、これにより、ドライバ回路
を有する電流経路のみを使用していた従来技術に比較し
て、格段に高速で、かつ、消費電力の低い動作が可能に
なる。したがって、結果として、低消費電力で、かつ、
動作速度の高速なマルチチップ型半導体装置が実現され
る。
【００４６】さらに、外部接続用パッドＰexには、サー
ジ保護回路２６が設けられており、かつ、信号出力部の
外部接続用パッドＰexの配線４１には、ドライバ回路Ｄ
が設けられているので、子チップ２は、単体で使用する
ことも可能である。すなわち、子チップ２は、マルチチ
ップ型半導体装置用のチップと、単体使用のためのチッ
プとに共用することができ、かつ、マルチチップ型半導
体装置に用いた場合には、低消費電力動作および高速動
作が可能になる。
【００４７】図５は、この発明の他の実施形態の構成を
説明するためのブロック図である。図５には、図１およ
び図２に示されたチップ・オン・チップ構造のマルチチ
ップ型半導体装置の子チップ２の他の構成例であって、
内部回路への信号入力部の構成が示されている。なお、
図５において、上述の図３に示された各部に対応する部
分には、同一の参照符号を付して示すこととし、重複し
た説明を省く。
【００４８】この実施形態においては、子チップ２の基
体をなす半導体基板には、アナログ回路を有する内部回
路２５Ａが形成されている。この内部回路２５Ａと、外
部接続用パッドＰexおよびチップ接続パッドＰＤとの間
に介装されている切り換え回路ＳＷ２は、一対のアナロ
グスイッチＳ１，Ｓ２を備えている。一方のアナログス
イッチＳ１は、外部接続用パッドＰexと内部回路２５と
の間を開閉するようになっており、他方のアナログスイ
ッチＳ２は、チップ接続パッドＰＤと内部回路２５との
間を開閉するようになっている。アナログスイッチＳ１
の制御入力端子には、切り換え制御入力パッドＰＤswか
らの切り換え制御信号が反転して入力されるようになっ
ており、アナログスイッチＳ２の制御入力端子には、切
り換え制御入力パッドＰＤswからの切り換え制御信号が
反転することなく入力されるようになっている。
【００４９】子チップ２を親チップ１に接合していない
状態では、切り換え制御入力パッドＰＤswが接続されて
いる配線４２はグランド電位となるので、アナログスイ
ッチＳ１は導通するが、アナログスイッチＳ２は遮断状
態となる。ゆえに、内部回路２５は、外部接続用パッド
Ｐexにのみ接続され、チップ接続パッドＰＤとの間は遮
断される。この状態では、外部接続用パッドＰexにテス
トプローブを接続して内部回路２５Ａの機能テストを行
うことができ、その際に、過大なサージ電圧が入力され
れば、このサージ電圧は、サージ保護回路２６によって
吸収される。したがって、内部回路２５Ａが破壊される
ことはない。
【００５０】また、子チップ２を親チップ１に接合した
状態では、切り換え制御入力パッドＰＤswに電源電圧Ｖ
ccが与えられるので、アナログスイッチＳ１は遮断状態
となり、アナログスイッチＳ２は導通状態となる。した
がって、内部回路２５は、チップ接続パッドＰＤにのみ
接続され、外部接続用パッドＰexとは切り離される。こ
の状態では、内部回路２５は、寄生容量が極めて小さな
状態で親チップ１に接続されるから、低消費電力で、か
つ、高速な動作が可能なマルチチップ型半導体装置が構
成されることになる。
【００５１】子チップ２を単体のチップとして用いる場
合には、外部接続用パッドＰexを、モールド樹脂のパッ
ケージ外に引き出されるリードフレームにボンディング
ワイヤで接続すればよい。この場合に、リードフレーム
を介してサージ電圧が印加されたとしても、このサージ
電圧は、サージ保護回路２６によって吸収され、内部回
路２５Ａが破壊に至ることはない。
【００５２】一方、内部回路２５Ａからの信号出力があ
る場合の信号出力部の構成は、上述した信号入力部の構
成とほぼ同様である。ただし、外部接続用パッドＰexに
接続される配線には、必要に応じて、ドライバ回路が介
装される。この場合、子チップ２を親チップ１に接合し
た状態では、ドライバ回路の寄生容量は内部回路２５Ａ
から切り離されるので、低消費電力で高速な動作が保証
される。
【００５３】以上、この発明のいくつかの実施形態につ
いて説明したが、この発明は他の形態で実施することも
可能である。たとえば、上述の実施形態では、子チップ
２にバンプＢを設けているが、親チップ１側に同様のバ
ンプを設けてもよく、親チップ１および子チップ２の両
方にバンプを設けて、バンプ同士を接合することによっ
て親チップ１および子チップ２のチップ・オン・チップ
接合を達成してもよい。
【００５４】また、親チップ１と子チップ２と接合する
金属隆起部は、さほどの高さを要しないので、一般に電
解めっきまたは無電解めっきによって形成されるバンプ
のほかにも、金属蒸着膜のような金属薄膜で構成するこ
ともできる。さらに、上記の実施形態では、親チップ１
の表面１１に１つの子チップ２が接合される場合につい
て説明したが、親チップ１の表面１１に２つ以上の子チ
ップを接合するようにしてもよい。
【００５５】また、上記の実施形態では、親チップ１お
よび子チップ２がバンプＢを介して接合されたチップ・
オン・チップ構造のマルチチップ型半導体装置を例に挙
げたが、親チップの表面に子チップ２の裏面（活性表層
領域とは反対側の面）を対向させて接合し、チップ接続
パッド間の接続をワイヤボンディングにより行う構成の
チップ・オン・チップ構造の装置にも、この発明を適用
することが可能である。また、ワイヤボンディングによ
り半導体チップ間が接続される場合には、必ずしもチッ
プ・オン・チップ構造をとる必要はない。さらに、配線
基板上に複数の半導体チップが接合され、この配線基板
を介して半導体チップ間の接続が達成される構成の半導
体装置に対しても、この発明を適用することが可能であ
る。
【００５６】さらに、上記の実施形態では、親チップ１
および子チップ２は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第１の半導体チップと
第２の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。
【００５７】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半
導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図であ
る。
【図３】子チップの信号入力部の電気的構成を示すブロ
ック図である。
【図４】子チップの信号出力部の電気的構成を示すブロ
ック図である。
【図５】アナログ回路からなる内部回路を有する子チッ
プの電気的構成を示すブロック図である。
【図６】従来の半導体チップのパッドに関連する電気的
構成を示すブロック図である。
【符号の説明】
１ 親チップ ２ 子チップ ２５，２５Ａ 内部回路 ２６ サージ保護回路 ＳＷ，ＳＷ１，ＳＷ２ 切り換え回路 ＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４ チップ接続
パッド ＰＭ，ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４ チップ接続
パッド Ｐex 外部接続用パッド（チップ接続外用途用パッ
ド） ＰＤsw 切り換え制御入力パッド ＰＭsw 切り換え制御出力パッド Ｂ バンプ Ｄ ドライバ回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された内部回路と、 上記半導体基板上に形成され、他の半導体チップとのチ
    ップ間接続のためのチップ接続パッドと、 上記半導体基板上に形成され、チップ間接続以外の用途
    に使用されるチップ接続外用途用パッドと、 上記半導体基板上に形成され、上記内部回路に上記チッ
    プ接続パッドまたは上記チップ接続外用途用パッドを選
    択的に接続する切り換え回路とを含むことを特徴とする
    半導体チップ。
  2. 【請求項２】上記半導体基板上において上記チップ接続
    外用途用パッドに接続されて形成され、このチップ接続
    外用途用パッドからの異常な入力から上記内部回路を保
    護するための保護回路をさらに含むことを特徴とする請
    求項１記載の半導体チップ。
  3. 【請求項３】上記チップ接続パッドに付随する寄生容量
    は、上記チップ接続外用途用パッドに付随する寄生容量
    よりも小さくなっていることを特徴とする請求項１また
    は２記載の半導体チップ。
  4. 【請求項４】上記切り換え回路は、上記チップ接続パッ
    ドを介して他の半導体チップとのチップ間接続がされた
    状態では、上記内部回路を上記チップ接続外用途用パッ
    ドから開放して上記チップ接続パッドに接続し、上記チ
    ップ接続パッドを介するチップ間接続がされていない状
    態では、上記内部回路を上記チップ接続パッドから開放
    して上記チップ接続外用途用パッドに接続するものであ
    ることを特徴とする請求項１ないし３のいずれかに記載
    の半導体チップ。
  5. 【請求項５】上記半導体基板上において上記切り換え回
    路に接続して形成され、この切り換え回路の切り換え動
    作を制御するための切り換え制御信号が入力される切り
    換え制御入力パッドをさらに含むことを特徴とする請求
    項１ないし４のいずれかに記載の半導体チップ。
  6. 【請求項６】上記切り換え制御入力パッドは、他の半導
    体チップにおいて所定電圧が導出されるパッドに接続さ
    れるものであり、 上記切り換え回路は、上記切り換え制御入力パッドへの
    上記所定電圧の入力に応答して、上記内部回路を上記チ
    ップ接続外用途用パッドから開放するとともに上記チッ
    プ接続パッドに接続するものであることを特徴とする請
    求項５記載の半導体チップ。
  7. 【請求項７】第１の半導体チップと第２の半導体チップ
    とを接続して構成されるマルチチップ型半導体装置であ
    って、 上記第１の半導体チップは、上記第２の半導体チップと
    のチップ間接続のための第１チップ接続パッドを有し、 上記第２の半導体チップは、上記第１の半導体チップと
    のチップ間接続のための第２チップ接続パッドと、チッ
    プ間接続以外の用途に使用されるチップ接続外用途用パ
    ッドと、当該第２の半導体チップの内部回路に上記第２
    チップ接続パッドまたはチップ接続外用途用パッドを選
    択的に接続する切り換え回路と、この切り換え回路の切
    り換え動作を制御するための切り換え制御信号が与えら
    れる切り換え制御入力パッドとを有し、 上記第１の半導体チップは、さらに、上記切り換え制御
    入力パッドに接続されて切り換え制御信号を与える切り
    換え制御出力パッドを有していることを特徴とするマル
    チチップ型半導体装置。
  8. 【請求項８】上記第２の半導体チップにおいて上記チッ
    プ接続外用途用パッドに接続されて形成され、このチッ
    プ接続外用途用パッドからの異常な入力から上記内部回
    路を保護するための保護回路をさらに含むことを特徴と
    する請求項７記載のマルチチップ型半導体装置。
  9. 【請求項９】上記第２の半導体チップにおいて上記第２
    チップ接続パッドに付随する寄生容量は、上記チップ接
    続外用途用パッドに付随する寄生容量よりも小さくなっ
    ていることを特徴とする請求項７または８記載のマルチ
    チップ型半導体装置。
  10. 【請求項１０】上記切り換え回路は、上記第１の半導体
    チップの切り換え制御出力パッドから出力される切り換
    え制御信号が入力されているときには、上記内部回路を
    上記チップ接続外用途用パッドから開放して上記第２チ
    ップ接続パッドに接続し、上記第１の半導体チップの切
    り換え制御出力パッドから出力される切り換え制御信号
    が入力されていないときには、上記内部回路を上記第２
    チップ接続パッドから開放して上記チップ接続外用途用
    パッドに接続するものであることを特徴とする請求項７
    ないし９のいずれかに記載のマルチチップ型半導体装
    置。
  11. 【請求項１１】上記第１の半導体チップの表面に上記第
    ２の半導体チップが重ねて接合され、これらの第１およ
    び第２の半導体チップがチップ・オン・チップ構造で接
    合されていることを特徴とする請求項７ないし１０のい
    ずれかに記載のマルチチップ型半導体装置。
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