JP2001135777A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】一方のチップが発生する輻射ノイズの影響を他
方のチップが受けることのないチップ・オン・チップ構
造の半導体装置を提供する。 【解決手段】親チップ１と子チップ２とが活性表面を対
向させて接合されて、チップ・オン・チップ構造が形成
されている。子チップ２のノイズ源付近の表面にノイズ
シールド膜１２が形成されている。このノイズシールド
膜１２は、親チップ１の表面に形成されたノイズシール
ド膜１１に接触または接合されている。このノイズシー
ルド膜１１は、ボンディングワイヤＷにより、電源電位
または接地電位が与えられた電源用端子部Ｆtpに接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、いわゆるチップ
・オン・チップ構造の半導体装置に関する。
【０００２】
【従来の技術】第１の半導体チップ（親チップ）上に、
第２の半導体チップ（子チップ）をたとえばフェースダ
ウンで接合することにより、チップ・オン・チップ構造
の半導体装置を構成することが提案されている。この場
合、第１および第２の半導体チップ相互間の電気接続
は、各チップの表面に設けられたバンプ同士を接合する
ことにより達成される。また、樹脂等のパッケージにチ
ップ・オン・チップ構造を収容した後の外部接続は、リ
ードフレームの端子部と上記第１の半導体チップの外部
接続用パッドとの間をワイヤボンディングなどで接続す
ることにより達成される。
【０００３】
【発明が解決しようとする課題】上述のようなチップ・
オン・チップ構造の半導体装置では、親チップと子チッ
プとが極めて近接して配置されることになるから、一方
のチップからの輻射ノイズの影響で、他方のチップの特
性が悪化する場合がある。そこで、この発明の目的は、
一方のチップが発生する輻射ノイズの影響を他方のチッ
プが受けることのないように改良されたチップ・オン・
チップ構造の半導体装置を提供することである。
【０００４】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップと、この第１の半導体チップに重ね合わせて
接合された第２の半導体チップと、上記第１の半導体チ
ップと上記第２の半導体チップとの間に設けられ、上記
第１および第２の半導体チップ相互間のノイズの影響を
防止するノイズシールド膜とを含むことを特徴とする半
導体装置である。
【０００５】この構成によれば、第１の半導体チップと
第２の半導体チップとの間にノイズシールド膜を設けた
ので、一方のチップからの輻射ノイズが他方のチップの
動作特性に悪影響を与えることのないチップ・オン・チ
ップ構造の半導体装置を実現できる。なお、上記ノイズ
シールド膜を電源部（電源ラインまたは接地ライン）に
接続する手段をさらに含むことが好ましい。すなわち、
たとえば、リードフレームの電源電位部または接地電位
部に、ノイズシールド膜をボンディングワイヤで接続し
たりすることにより、ノイズシールド膜によるノイズシ
ールド効果を確実に発揮させることができる。
【０００６】上記ノイズシールド膜は、第１の半導体チ
ップと第２の半導体チップの接合に用いられるバンプと
同一金属材料で、第１の半導体チップおよび／または第
２の半導体チップの表面に形成され金属膜であることが
好ましい。この場合、バンプの形成工程において、ノイ
ズシールド膜を同時に形成することができる。半導体チ
ップの最表面には、通常、表面保護膜が形成されている
から、ノイズシールド膜は表面保護膜上に形成されるの
が好ましい。
【０００７】第１の半導体チップが第２の半導体チップ
よりも大きい場合には、少なくとも第１の半導体チップ
にノイズシールド膜を形成すれば、このノイズシールド
膜とリードフレームなどとの接続を容易に行える。ノイ
ズシールド膜は、主要なノイズ源を覆う領域に形成され
ることが好ましい。たとえば、主要なノイズ源が第２の
半導体チップ側にあり、第１の半導体チップが第２の半
導体チップよりも大きい場合には、ノイズシールド膜
は、第２の半導体チップの主要なノイズ源を内包するエ
リアを覆うシールド部と、このシールド部から第１の半
導体チップの表面に沿って外方に引き出された引き出し
部とを含んでいてもよい。
【０００８】また、第１および第２の半導体チップは、
活性表面同士を対向させて接合されていてもよい。
【０００９】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の図解的な断面図で
あり、図２は、この半導体装置の図解的な平面図であ
る。この半導体装置は、第１の半導体チップとしての親
チップ１と、第２の半導体チップとしての子チップ２
（図２においては二点鎖線で示す。）とを、互いの活性
表面を対向させて接合したチップ・オン・チップ構造を
有している。この場合、活性表面とは、トランジスタな
どの能動素子や抵抗などの受動素子を含む機能素子が形
成された活性表層領域側の表面を指す。親チップ１およ
び子チップ２は、いずれもシリコンチップであってもよ
いが、ゲルマニウム半導体や化合物半導体（ガリウム砒
素やガリウム燐など）などの他の種類の半導体チップで
あってもよいし、親チップ１と子チップ２との半導体の
種類が一致している必要もない。
【００１０】親チップ１および子チップ２の各活性表面
には、相互接続のためのチップ間接続パッドＰＣ１，Ｐ
Ｃ２が形成されており、親チップ１の活性表面には、さ
らに外部接続パッドＰＥが形成されている。親チップ１
および子チップ２の活性表面の最表面には、窒化シリコ
ン膜などからなる表面保護膜（図示せず）が形成されて
いて、パッドＰＣ１，ＰＣ２，ＰＥは表面保護膜に形成
された開口から露出している。そして、親チップ１と子
チップ２との電気的接続および機械的接合は、親チップ
１および子チップ２のチップ間接続パッドＰＣ１，ＰＣ
２の両方または一方に配置されたバンプＢを用いて達成
されるようになっている。
【００１１】親チップ１の外部接続パッドＰＥは、ボン
ディングワイヤＷを介して、リードフレームＦの端子部
Ｆｔに接続される。リードフレームＦは、半導体チップ
をダイボンディングするためのアイランド部Ｆｉと、半
導体装置のパッケージ内外の接続のための端子部Ｆｔと
を有している。そして、親チップ１は、アイランド部Ｆ
ｉにダイボンディングされている。親チップ１および子
チップ２の活性表面には、子チップ２から発生したノイ
ズをシールドするためのノイズシールド膜１１，１２が
それぞれ形成されている。具体的には、子チップ２内に
形成されたバイボーラトランジスタなどのノイズ源ＮＳ
の近傍の子チップ２の最表面を覆うように、たとえば、
金などの金属膜からなるノイズシールド膜１２（図２で
は図示を省略した。）が形成されている。また、親チッ
プ１には、子チップ２の表面に形成されたノイズシール
ド膜１２に接触または接合するように、たとえば、金な
どの金属膜からなるノイズシールド膜１１が最表面に形
成されている。これらのノイズシールド膜１１，１２
は、バンプＢと同じ材料で形成することが好ましく、こ
の場合には、バンプＢの形成工程において、ノイズシー
ルド膜１１，１２を同時に形成することができる。
【００１２】親チップ１は、平面視において、子チップ
２よりも大きく、ノイズシールド膜１１は、ノイズ源Ｎ
Ｓを内包するエリアに形成されたシールド部１１ａと、
このシールド部１１ａから、子チップ２に覆われていな
い領域まで外方に向かって引き出された引き出し部１１
ｂとを有している。そして、この引き出し部１１ｂは、
ボンディングワイヤＷによって、電源電位または接地電
位が与えられる電源用端子部Ｆtp（リードフレームＦの
端子部Ｆｔの１つ）に接続されている。
【００１３】組立ての際には、親チップ１および子チッ
プ２をバンプＢにより互いに接合するとともに、ノイズ
シールド膜１１，１２を互いに接触させる。そして、親
チップ１をアイランド部Ｆｉにダイボンディングし、さ
らに、親チップ１と端子部Ｆｔとのワイヤボンディング
およびノイズシールド膜１１と電源用端子部Ｆtpとの間
のワイヤボンディングを行う。その後、親チップ１およ
び子チップ２のチップ・オン・チップ構造を適当な樹脂
を用いてパッケージ５内に封止する。このとき、同時
に、アイランド部Ｆｉ、端子部Ｆｔの一部およびボンデ
ィングワイヤＷも、パッケージ５内に封止されることに
なる。
【００１４】上述のとおりの構成を有するこの実施形態
の半導体装置では、子チップ２のノイズ源ＮＳからの輻
射ノイズは、ノイズシールド膜１１，１２によってシー
ルドされ、親チップ１に到達することがない。そのた
め、親チップ１が子チップ２からの輻射ノイズの影響を
受けて、その動作特性が悪化したりすることがない。む
ろん、親チップ１の輻射ノイズが子チップ２の特性に影
響を与えることも同時に防止できるから、子チップ２も
良好な特性で動作させることができる。
【００１５】以上、この発明の一実施形態について説明
したが、この発明は他の形態でも実施することができ
る。たとえば、上述の実施形態では、親チップ１および
子チップ２の両方の活性表面にノイズシールド膜１１，
１２を形成し、これらを接触または接合させる構成とし
ているが、たとえば、親チップ１側にのみノイズシール
ド膜１１を形成することとして、子チップ２側のノイズ
シールド膜１２を省いても、同様な効果を達成できる。
【００１６】また、子チップ２側にのみノイズシールド
膜１２を形成することとし、このノイズシールド膜１２
を、電源電位または接地電位が与えられるべきバンプＢ
に接続しておいてもよい。その他、特許請求の範囲に記
載された事項の範囲で種々の設計変更を施すことが可能
である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の図解
的な断面図である。
【図２】上記半導体装置の図解的な平面図である。
【符号の説明】
１ 親チップ（第１の半導体チップ） ２ 子チップ（第２の半導体チップ） １１ ノイズシールド膜 １２ ノイズシールド膜 ＮＳ ノイズ源 Ｂ バンプ Ｆ リードフレーム Ｗ ボンディングワイヤ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体チップと、 この第１の半導体チップに重ね合わせて接合された第２
    の半導体チップと、 上記第１の半導体チップと上記第２の半導体チップとの
    間に設けられ、上記第１および第２の半導体チップ相互
    間のノイズの影響を防止するノイズシールド膜とを含む
    ことを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005034238A1 (en) * 2003-10-01 2005-04-14 Koninklijke Philips Electronics, N.V. Electrical shielding in stacked dies by using conductive die attach adhesive
JP2007251226A (ja) * 2007-07-09 2007-09-27 Nec Electronics Corp 半導体装置
JP2007318060A (ja) * 2006-04-26 2007-12-06 Sony Corp 半導体装置及びその製造方法
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same
WO2005034238A1 (en) * 2003-10-01 2005-04-14 Koninklijke Philips Electronics, N.V. Electrical shielding in stacked dies by using conductive die attach adhesive
US8076763B2 (en) 2003-10-01 2011-12-13 Nxp B.V. Electrical shielding in stacked dies by using conductive die attach adhesive
JP2007318060A (ja) * 2006-04-26 2007-12-06 Sony Corp 半導体装置及びその製造方法
JP2007251226A (ja) * 2007-07-09 2007-09-27 Nec Electronics Corp 半導体装置
JP4657262B2 (ja) * 2007-07-09 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置

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