JPS58154254A - 半導体装置 - Google Patents

半導体装置

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JPS58154254A
JPS58154254A JP57036430A JP3643082A JPS58154254A JP S58154254 A JPS58154254 A JP S58154254A JP 57036430 A JP57036430 A JP 57036430A JP 3643082 A JP3643082 A JP 3643082A JP S58154254 A JPS58154254 A JP S58154254A
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JP
Japan
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chip
semiconductor
semiconductor chip
circuit
main surface
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JP57036430A
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Toshihiro Matsuda
松田　敏弘
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Hitachi Ltd
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Hitachi Ltd
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    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は異なる機能をもつ複数個の半導体チップにより
一つの複合回路を構成した半導体装置に関する。
一つの半導体基体上に例えばバイポーラ素子からなるリ
ニア回路、あるいは高電圧用回路と１ＭＯ８素子からな
るメモリ、あるいは低電圧用回路を共存させる場合、そ
れぞれの回路の共通プロセスと異なるプロセスを組合せ
て形成することから全体のプロセスの工数が増加し、ｎ
ＩＫ熱処理工程が多くなう′Ｃ４Ｉ性的にも満足が得ら
れず、信頼性が低下し、又回路設計、レイアウト設計上
にも制約がある等問題が多い。また、用途により一部の
回路を変更する場合でも半導体回路装置全体を再製造し
なければならない。
本発明は上記した問題を解決したもので、その目的は複
数の回路を一つの複合回路に構成する半導体装置の提供
にある。
以下本発明の内容を実施例にそって詳述する。
第１図に本発明による半導体装置の組立前の−形態が示
される。同図においてｌは半導体チップＡ、２は半導体
チップＢで半導体チップＡよりも平面的に小寸法である
。半導体チップＡの一生面（同図では上面）ｋ一つの機
能をもつ半導体集積回路、例えばリニア回路をつくるバ
イポーラ素子とそれの配線及び端子（ポンディングパッ
ド）３゜４が形成され、半導体チップＢの一生面（同図
では下面）に他の機能をもつ半導体集積回路、例えばダ
イナミック・メモリ回路をつくるＭＯ８素子とそれの配
線及び端子（ポンディングパッド）５が形成される。半
導体チップＢは同図に示すようにその主面を半導体チッ
プ人の主面と対向させ、第２図に示すよ’ＩＩＩ続用パ
ッド３．５間で半田６を介して接続される。半導体チッ
プＡは半導体チップＢよりも大寸法とし、半導体チップ
Ａの周辺部のパッド４からボンディングワイヤ７を介し
て外部リード８に＠気的に導出することができる。
・　１ 半導体チップＡと半導体チップＢとは対内する接続用パ
ッド３．５を通じて電気信号の交換を行なうことができ
、外部リード８よりの電流投入により、チップＡとテッ
プＢとで構成される複合回路を作動させることができる
。半導体チップＡ及び半導体チップＢは例えば共通の樹
脂封止体９によって封止されるか、又は８１５図に示す
ようなセラ（ツクパッケージｌｏ中に収納封止される。
第３図（ａ）〜（ｄ＞は本発明による半導体装置の製造
プロセスの一例を示す。
（畠）チップ人のために用意した半導体基板（ウェハ）
ｌｌにおいて通常のバイポー２プロセスにより瀾込層１
２．エピタキシャル層１３を形成し、ベース拡散、エミ
ッタ拡散勢な行なってバイポーラ素子１４を形成する。
一方、テップＢのために用意した半導体基板（ウェハ）
１５において通常のＣＭＯＳプロセスによりウェル１６
拡散、ソース・ドレイン拡散、絶縁ゲート形成等を行な
ってＭＯ８素子１７を形成する。
（ｂ）　　表面の電極１層間絶縁膜、上部配線、保−絶
縁膜及び端子３．　４．　５を形成後、カッティングを
行ない、チップＡ、チップＢな完成する。
（Ｃ）　　チップ人をリードフレームの一ブ１８上にベ
レットボンディングした後、チップＢを対向させてチッ
プＡとチップＢを端子３，５を介して電気的にかつ機械
的に接続する。
（ｄｌ　　チップＡＩ′）ｗ４辺部端子（パッド）４と
リード８との間なワイヤ７によりワイヤボンディングす
る。この後、樹脂モールドを行なって第２図に示すよ５
な封止体９を完成する。
第４図は完成した半導体装置における要部を断面図に【
示すものである。下側のチップＡｋおいて、１１はＳｉ
半導体基板、１２は埋込層でアインレーシ１ノされた半
導体層にリニアＩＣ等を構成する素子領域、例えばバイ
ポーラトランジスタが形成されている。２０はｇｔ層Ａ
Ｊ配線、２１は＃ｌＩ２層ＡＪ配線、２２は８ｉ０．膜
、２３は層間のポリイミド系樹脂膜（又はＰ２Ｏ）、２
４は表面保鏝膜である。上側のチップＢにおいて、１５
はＳｉ半導体基板、１６はウェルで基板表面（下向き）
ＫはダイナζツクＭＯ８ＲＡＭを構成する素子領域、例
えばＭＯＳＦＥＴが形成されている。
２５は絶縁ゲート、２６は菖１層配線、２７は第２層配
線、２８は層間絶縁膜、２９は表面保＠膜である。６は
チップＡ、チップＢの端子３，５間を接続する半田であ
る。
第５図は本発明による半導体装置であって、チップＡと
チップＢとから成る複合回路をセラミックパッケージ内
に組立てた例である。同図において、１０はパッケージ
本体、３０は外部リード、３１はガラス封止部、３２は
セラミックリング。
３３はメタライズ層、３４は金属又はセラミックからな
る蓋部である。
以上実施例で述べた本発明によれば下記の効果がもたら
される。
＜１１　　消費電力や機能の異なる回路を全く別なプロ
セスで製造できるものであるから、最適なチップ材料を
選ぶことができ、かつ不要な工程を経ることがなく、各
チップにおいて特性的にも信頼性の上でもすぐれた素子
（回路）を形成できる。
（２）　ＩＣの外部リード用ポンディングパッド（ピン
）とチップＡ、チップＢ間の接続が別々であるために回
路設計、レイアクト設計上の制約がない。
又、１つのＩＣのピン数とは無関係にチップＡ。
Ｂ結会用のパッドを必要数だけ形成できる。
（３）在来一つのチップに形成したＩＣを上下２段構造
とするととにより平面的には１つのＩＣあたりの集積度
が非常に向上する。
（４）特にチップＢｋダイナミ、りＭＯ８ＲＡＭを形成
した場合にセラ建ツクパッケージより放射するα線によ
る誤動作を防止することができる。すなわち、チップＢ
１１ｋ対陶する面はチップＡ上においてα線を放出し―
いボリイ建ド樹脂を形成し、又チップＢ主面はα線を放
出しやすいセラ建ツクパッケージ材より遠ざかる構造と
なりパッケージ材より放出したα線の影響を受けｋくい
。
本発明は前記実施例に＠定されない。
例えばチップＡｎは選択酸化膜を利用したアイソプレー
ナ構造を用いることができる。
他の応用例として、チップＢＥ超高速プリスケ１、−： 一う回路を形成し、チップＡｎ超低消費譚力ＣＭＯ８Ｉ
Ｃ（コントローラ）を形成することができる。
本発明は同一基板に実施することが困難な回路な１つの
ＩＣ構造体く組立てる場合の全てに適用できる。
【図面の簡単な説明】
第１図は本発明による半導体装置の組立時の斜面図、第
２図は本発明による半導体装置の原理的構造を示す正面
図、第３図（ａ）〜（ｄ）は本発明による半導体装置の
製造プロセスの例を示す一部工程断面図、第４図は同完
成時の要部断面図である。第５図は本発明による半導体
装置の他の例を示す断面図である。 ｌ・・・半導体チップＡ、２・・・半導体チップＢ、３
〜５・・・端子（ポンディングパッド）、６・・・半田
、７・・・ボンディングワイヤ、８・・・外部リード、
９・・・樹脂封止体、１０・・・セラミックパッケージ
。 第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

  1. 【特許請求の範囲】 ！、一つの半導体基体の一生面に第１の機能をもつ回路
    を形成した第１の半導体チップと、他の一つの半導体基
    体の一生面に第１とは異なる第２の機能をもつ回路を形
    成した第２の半導体チップとを各々の主面で対向させて
    それら主面の端子を介しＣＩ！続し、第１の半導体チッ
    プの周辺端子な通して外部リードに接続して成ることを
    特徴とする半導体装置。 ２、第１の半導体チップにおける回路と第２の半導体チ
    ップにおける回路は各々異なったプロセスな軽重製造さ
    れたものである特許請求の範！８縞１項に記載の半導体
    装置。 ３、第１の半導体チップにはバイポーラ素子を含む半導
    体集積回路を形成し、第２の半導体チップ＆Ｃ１１ＭＯ
    ８素子を含む半導体集積回路を形成した特許請求の範囲
    第１項又は第２項に記載の半導体装置。
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