JPH01143248A

JPH01143248A - 半導体集積回路装置

Info

Publication number: JPH01143248A
Application number: JP29972187A
Authority: JP
Inventors: Takeo Yoshikawa; 吉川　武夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は半導体集積回路装置に関し、特に複数の半導体
チップを半導体マスタ基板上に配列して１つのチップと
して集積化した半導体集積回路装置に関する。

〔従来の技術〕

従来、１つのチップとして提供される半導体集積回路装
置は、一導電型半導体基板やその表面に成長させたエピ
タキシャル成長層にトランジスタ。

抵抗、コンデンサ等の素子を一体形成し、所謂モノリシ
ック構成としている。

〔発明が解決しようとする問題点〕

しかしながら、１つのチップに含ませようとする機能が
複雑化、大規模化し、さらにＭＯＳ）ランジスタとバイ
ポーラトランジスタの共存化等が企てられるにつれて、
チップサイズは年毎に大きくなりその結果チップ歩留り
低下によるチップ価格の上昇を招くという問題が生じて
きた。

本発明は、１つのチップに含まれる機能の複雑化、大規
模化を可能にする一方でチップ歩留りの低下を防止する
ことが可能な１チツプ型の半導体集積回路装置を提供す
ることを目的としている。

［問題点を解決するための手段］本発明の半導体集積回路装置は、一導電型半導体基板に
回路を形成した複数個の半導体チップと、前記半導体基
板と同一の導電型を有しかつ前記複数個の半導体チップ
を搭載可能な半導体マスタ基板とで構成され、前記複数
個の半導体チップを半導体マスタ基板上に平面配列した
上で導電性接着材で接着し、各半導体チップ間には絶縁
性材料を充填して相互に絶縁する一方で各半導体チップ
の回路を夫々接続リードで電気接続し、全体を１チツプ
として構成している。

〔実施例］次に、本発明を図面を参照して説明する。

第１図乃至第３図は本発明の一実施例を示しており、第
１図はその全体構成の縦断面図、第２図は第１図のカバ
ー６を除いた状態の平面図、第３図は第１図の破線で囲
む領域９の拡大断面図である。

これらの図において、１は半導体マスタ基板であり、２
は夫々回路が構成された半導体チップである。前記半導
体マスタ基板１は複数個の半導体チップ２を搭載するに
十分な表面積と厚さを持つ。

また、半導体マスタ基板１の伝導型は半導体チップ２の
基板と同型に設定している。例えば、半導体チップ２が
Ｐ型基板上に回路が形成されたものであるならば、半導
体マスタ基板１もＰ型である。

さらに、半導体マスタ基板１は基板電位の上昇を防ぐた
め、及びＭＯＳ）ランジスタの場合ラッチアップを防ぐ
ためからも電気的に低抵抗率を有するものであることが
望ましい。

前記半導体チップ２はバイポーラ型集積回路でもＭＯ３
型集積回路のいずれでもよい。つまり、複数個の半導体
チップ２を全てバイポーラ型で構成してこれを半導体マ
スタ基板１に搭載すれば、構成される半導体集積回路装
置８はバイポーラ型として構成される。また、半導体チ
ップ２がＭＯＳ型のみの場合はＭＯＳ型の半導体集積回
路装置として構成される。更に、半導体子ツブ２をバイ
ポーラ型とＭＯＳ型で混在して集積する場合には、半導
体集積回路装置８はＢ　ｉ　−ＭＯＳ型として構成され
る。

３は半導体チップ２を半導体マスタ基板１上に搭載して
マウントする導電性の接着材であり、例えばＡｕ−３ｉ
共晶合金が採用される。この場合、なるべく低温で接着
できるとともに電気抵抗の少ない材料であることが必要
である。

４は半導体チップ２間に充填されて両者を絶縁するため
の絶縁材で、例えばポリイミド樹脂が適当である。即ち
、半導体チップ２の厚さ３００〜５００μｍ相当の深さ
の溝が容易に埋められると共に半導体チップ２の表面と
段差の生じない平坦性の優れたものとしてポリイミド樹
脂が選択される。

５は接続リードであり、隣接する半導体チップ２を回路
的に接続するものである。これは、半導体チップ２が半
導体マスタ基板１上に正確に位置決めされて搭載され、
そして絶縁材４が充填された後に通常の半導体プレーナ
技術によって形成される。

６はカバーであり、半導体集積回路装置８、即ち、各半
導体チップ２に形成した回路及び前記接続リード５等を
水分、塵埃等から保護するものである。これは例えば窒
化シリコンで形成される。

なお、７は電極パッドであり、前記カバー６を一部除去
して半導体チップ２の導電面を露呈させ、半導体集積回
路装置８をパッケージケース上のリード端子と接続する
ことができる。この接続に際しては、例えばへ！金属線
でポンディング接続する。

前記半導体チップ２の一例を第３図に示す。

第３図において、半導体チップ２ａは、Ｐ型シリコン基
板２０にソース１３．ゲート１４．ドレイン１５を形成
したＮ−ＭＯ３型半導体チップとして構成され、また半
導体チップ２ｂはＰ型シリコン基＋ｆｆ１２１にエミッ
タ１６．ベース１７．コレクタ１Ｂ、Ｎ”埋込層１９を
形成したバイポーラ型半導体チップとして構成されてい
る。これらの半導体チップ２ａ、２ｂを半導体マスタ基
板１に搭載することにより、Ｂｉ−ＭＯ３型半導体集積
回路装置が構成される。

ここで、１０はＡｌ金属配線、１１は酸化膜、１２は例
えば窒化シリコン等からなる層間膜である。

なお、前記半導体チップ２ａ、２ｂはいずれも通常のプ
レーナ技術によって形成されることは言うまでもない。

また、各半導体チップ２ａ、２ｂはいずれも複数個以上
の素子が形成されることも勿論である。

このようにして構成された半導体集積回路装置は、半導
体マスタ基板に複数個の半導体チップを搭載した構成と
しているので、個々の半導体チップの機能を集積して新
たな機能を実現することができる。また、半導体集積回
路装置を１つのチップとして構成しているので、従来の
モノリシック半導体集積回路装置と同様の取り扱いを行
うことができ、ハイブリッド型集積回路装置に比較して
高集積化、及び小型化を可能とする。また、複数個の半
導体チップは従来のプレーナ技術により夫々個別に製造
できるので、製造工程の複雑化を招くこともない。

なお、接続リードをボンディングワイヤ線或いはタブ（
ＴＡＢ）によって置換えることも可能である。

〔発明の効果〕

以上説明したように本発明は、所要の回路を形成した複
数個の半導体チップを、これら半導体チップと同一の導
電型の半導体マスタ基板上に配列−して搭載し、各半導
体チップは夫々を絶縁性材料で絶縁した上で、導電性接
着材により半導体マスタ基板に接着し、かつ各半導体チ
ップを接続リードで相互に電気接続しているので、全体
を１チツプに構成してその取り扱いを容易にできる一方
で、複雑な機能を有す回路を簡単に実現でき、しかも容
易にかつ安価に製造できるという効果がある。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の全体構成の縦断
面図、第２図はカバーを除いた状態の平面図、第３図は
第１図の破線部で囲む領域の拡大断面図である。１・・・Ｐ型半導体マスタ基板、２．２ａ、２ｂ・・・
半導体チップ、３・・・導電性接着材、４・・・絶縁材
、５・・・接続リード、６・・・カバー、７・・−電極
パッド、８・・・半導体集積回路装置、９・・・領域、
１０・・・Ａ！金属配線、１１・・・酸化膜、１２・・
・層間膜、１３・・・ソース、１４・・・ゲ−）、１５
・・・ドレイン、１６・・・エミッタ、１７・・・ヘー
ス、１８・・・コレクタ、１９・・・Ｎ゛埋込層、２０
．２１・・・Ｐ型シリコン基板。第１図第２図

Claims

【特許請求の範囲】

（１）一導電型半導体基板に回路を形成した複数個の半
導体チップと、前記半導体基板と同一の導電型を有しか
つ前記複数個の半導体チップを搭載可能な半導体マスタ
基板とで構成され、前記複数個の半導体チップを半導体
マスタ基板上に平面配列した上で導電性接着材で接着し
、各半導体チップ間には絶縁性材料を充填して相互に絶
縁する一方で各半導体チップの回路を夫々接続リードで
電気接続したことを特徴とする半導体集積回路装置。