JP2001274315A - 半導体装置及びその製造方法 - Google Patents
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Abstract
びその製造方法を提供する。 【解決手段】 支持基板1上に搭載された半導体チップ
2,3、これらの半導体チップ2,3を埋め込む状態で
支持基板1上に設けられた絶縁膜4、この絶縁膜4に形
成された接続孔5を介して各半導体チップ2,3に接続
する状態で絶縁膜4上に設けられた配線6を備えてい
る。さらに、配線6を覆う層間絶縁膜7、この層間絶縁
膜7に設けられた接続孔8、接続孔8を介して配線6に
接続された上層配線9が設けられている。また、上層配
線9を覆う上層絶縁膜10に形成された接続孔11を介
して上層配線9に接続させた突起電極12が、上層絶縁
膜10上に設けられている。
Description
製造方法に関し、特には複数の半導体チップが一つの電
子部品として組み立てられている、いわゆるマルチチッ
プモジュール技術を適用した半導体装置及びその製造方
法に関する。
いった要求に応えるため、半導体素子の高集積化技術と
共に、これらの半導体素子を高密度に組み付ける実装技
術も展開してきている。そのような実装技術のうち、さ
らなる高密度実装を実現するため、多層配線支持基板や
ベアチップ実装等に加え、複数の半導体素子(半導体チ
ップ)を予め一つの電子部品として同一の支持基板に搭
載して実装するマルチチップモジュール(Multi-Chip M
odule;以下MCMと記す)技術が開発されている。こ
のMCM技術は、1つの基板上に2つ以上の半導体チッ
プを組み込むことで、実質的な多機能化を実現してい
る。
導体装置の一例を示す平面図及びそのA−A’断面図で
ある。これらの図に示す半導体装置は、支持基板101
上に異なる機能を有する2つの半導体チップ102,1
03を搭載してなるものである。支持基板101上に
は、複数の電極パッド(平面図のみに図示)104及び
これらの電極パッド104間を接続するための配線(図
示省略)が形成されている。そして、各半導体チップ1
02,103間は、支持基板101上に設けられた電極
パッド及び配線(図示省略)と、ワイヤー105とによ
って接続されている。このような半導体装置と外部装置
との接続は、支持基板101上に設けられた電極パッド
104を介して成される。
ラミックプリント板等のパッケージ)上に搭載された複
数の半導体チップを覆う状態で絶縁膜を形成し、この絶
縁膜に半導体チップと支持基板とに達する各接続孔を形
成し、これらの接続孔を介して半導体チップと支持基板
上の電極パッドとを接続する配線を絶縁膜上に形成して
なる半導体装置が開示されている。この半導体装置によ
れば、ワイヤーによる接続によらず、半導体チップを覆
う絶縁膜上に形成した配線によって、半導体チップとパ
ッケージとを接続することで、半導体チップと支持基板
上のパッドとが最短距離で接続されると共に、半導体チ
ップからのリードの取り出し本数を増加させることがで
きる。また、この配線を多層配線化するために、絶縁膜
中にインナービアホールを設けた構成の半導体装置も提
案されている。
体チップにそれぞれ能力を分担させた出力バッファを設
けることで、各出力バッファの能力を抑えて各半導体チ
ップを小型化する半導体装置が開示されている。
も、複数の半導体チップの機能を1つの半導体チップ内
に作り込んでシステムLSIとすることで、半導体装置
の高機能化を実現したものもある。
MCM型の半導体装置においては、半導体チップが搭載
されている支持基板(例えばセラミック回路基板)上の
電極パッドを介して、半導体チップ間の接続や半導体チ
ップと外部装置との接続が成される。このため、支持基
板には、半導体チップを実装する面積に加えて電極パッ
ドや配線を引き回す面積が必要となる。これは、実質的
な実装面積を増大させる要因になると共に、半導体装置
のコストを上昇させる要因になる。
導体チップが1つのユニットとして樹脂中に密閉される
ため消費電力が大きく、この消費電力に応じた熱が発生
する。このため、この熱によって、半導体チップに形成
された素子機能自体が故障するといった問題に加え、支
持基板と半導体チップとの間の熱膨張係数差による半導
体チップの剥がれ、さらにはこの半導体装置を封止する
樹脂のクラック発生が問題となっている。
は、複数の機能(例えばメモリーとロジック)を1つの
半導体チップに作り込むことから、MCM型の半導体装
置と比較して、設計工程、ウェハ工程が複雑化し、歩留
まりの低下や製造コストの上昇、さらにはTAT(Turn
Around Time)の長期化を招くといった問題がある。
及びチップ間配線距離の短縮による高速動作が可能で、
かつ消費電力の小さいMCM型の半導体装置及びその製
造方法を提供することを目的とする。
るための本発明の第1の半導体装置は、支持基板上に搭
載された複数の半導体チップと、これらの半導体チップ
を埋め込む状態で前記支持基板上に設けられた絶縁膜
と、この絶縁膜に形成された接続孔を介して各半導体チ
ップに接続する状態で当該絶縁膜上に設けられた配線と
を備えたことを特徴としている。
複数の半導体チップは、支持基板を介することなく絶縁
膜上に形成された配線によって直接接続される。このた
め、支持基板には、電極パッドや配線引き回しのための
スペースを設ける必要はなく、半導体チップを搭載する
ためのスペースのみを有していれば良いことになる。し
たがって、半導体装置の小型化が図られる。
の半導体チップと、これらの半導体チップの裏面を露出
させた状態で当該各半導体チップをその表面側から埋め
込んで保持する絶縁材料層と、この絶縁材料層に形成さ
れた接続孔を介して各半導体チップに接続する状態で当
該絶縁材料層上に設けられた配線とを備えたことを特徴
としている。
複数の半導体チップは、これらをその表面側から埋め込
んで保持する絶縁材料層上に形成された配線によって直
接接続される。このため、この半導体装置は、絶縁材料
層に対して複数の半導体チップを埋め込むだけのスペー
スのみを有していれば良いことになる。さらに、絶縁材
料層が支持基板を兼ねるため、第1の半導体装置と比較
して支持基板分の厚みが薄いものになる。したがって、
半導体装置の小型化及び薄型化が図られる。
ては、支持基板上に複数の半導体チップを搭載してなる
半導体装置において、複数の半導体チップのうちの一部
の半導体チップにおける所定回路を、複数の半導体チッ
プで共有してなることを特徴としている。この場合の所
定回路は、外部機器との入出力インターフェース回路、
電源回路、及び静電保護回路のうちの少なくとも1つの
回路であるであることとする。
半導体チップにおける使用回路数が削減されるため、消
費電力が削減されることになる。特に、入出力インター
フェース回路や電源回路を複数の半導体チップで共有す
る構成にした場合には、これら消費電力の大きな回路が
削減されることで、半導体装置全体としての消費電力が
大幅に削減されることになる。しかも、全ての半導体チ
ップに、上記の所定回路を設ける必要がなくなるため、
これらの回路を持たない半導体チップを形成すること
で、各半導体チップの小型化、ひいてはこれらの半導体
チップを用いて構成された半導体装置の小型化が図られ
る。
は、支持基板上に複数の半導体チップをダイボンディン
グする工程、半導体チップを埋め込む状態で支持基板上
に絶縁膜を形成する工程、さらには各半導体チップに達
する接続孔を絶縁膜に形成し、この接続孔を介して各半
導体チップにそれぞれ接続される配線を絶縁膜上に形成
する工程を行うことを特徴としている。またその後、半
導体チップ及び絶縁膜から支持基板を剥がし取る工程を
行っても良い。
は、ワイヤーボンディングによらず、リソグラフィー技
術を用いたパターニングによって絶縁膜上に配線が形成
され、この配線によって、各半導体チップが直接接続さ
れた半導体装置が得られる。さらに、支持基板を剥がし
取った場合には、半導体チップの裏面側を露出させた状
態で、絶縁膜に対して複数の半導体チップが表面側から
埋め込まれて保持された半導体装置が得られる。
基づいて詳細に説明する。
適用した半導体装置の第1実施形態を示す平面図であ
り、図1(2)は(1)のA−A’断面図である。尚、
半導体装置の構成要素である各絶縁膜及び各接続孔は、
断面図のみの図示とした。これらの図に示す半導体装置
は、支持基板1上に複数(図面においては2つ)の半導
体チップ2,3を搭載してなる、いわゆるMCM型の半
導体装置である。また、半導体チップ2,3は、例えば
信号処理用のロジック回路と光ディスク読み取り信号制
御回路が形成されたロジック用の半導体チップ2、及び
32BitDRAM回路が形成されたメモリ用の半導体チ
ップ3であることとする。
れの機能回路(ロジック回路,メモリ回路)の他に、入
出力インターフェース回路(以下、入出力I/O回路と記
す)2a,3a、及びここでの図示を省略した電源イン
ターフェース回路(以下、電源回路と記す)、さらには
静電保護回路等がそれぞれ備えられている。ただし、ロ
ジック用の半導体チップ2の入出力I/O回路2aには、
DRAM回路用の入出力I/O回路機能を組み込んでおく
こととする。さらに、ロジック用の半導体チップ2の電
源回路には、DRAM回路用の電源回路機能を組み込ん
でおくこととする。
チップ2,3間の接続を図るための電極パッド2b,3
b(平面図のみに図示)や、その他の電極パッド2c,
3c(平面図のみに図示)が設けられている。
導体チップ2,3には、入出力I/O回路2a,3aに接
続される最上層配線の一部として、20μm×20μm
角の電極パッド及びこれに接続された100μm×10
0μm角の検査用パッドが備えられている。そして、ウ
ェハ状態で検査用パッドに針当てして回路検査を行い、
ウェハを裏面側から研削して各チップ毎に分割した後、
この回路検査の結果に基づいて良品と判定されたものが
半導体チップ2,3としてピックアップされている。
ップ2,3を覆う状態で絶縁膜4が形成されている。こ
の絶縁膜4には、各半導体チップ2,3表面の電極パッ
ド2b,3bにそれぞれ達する接続孔5が設けられてい
る。
して各半導体チップ2,3に接続された配線6が形成さ
れている。そして、絶縁膜4上には、配線6を埋め込む
状態の層間絶縁膜7、層間絶縁膜7に形成された接続孔
8、さらにはこの接続孔8を介して絶縁膜4上の配線6
に接続された上層配線9が形成されて多層配線構造とな
っている。これらの配線6及び上層配線9は、各半導体
チップ2,3の入出力インターフェース回路2a,3a
及び電源回路のうち、ロジック用の半導体チップ2に設
けられた入出力I/O回路2a及び電源回路のみが2つの
半導体チップ2,3で共有されるように設けられている
こととする。
間絶縁膜7上に上層絶縁膜10が形成されており、この
上層絶縁膜10には上層配線9に達する接続孔11が設
けられている。そして、さらに、上層絶縁膜10上に
は、接続孔11を介して層間絶縁膜7上の上層配線9に
接続された突起電極12(断面図のみに図示)が設けら
れている。
体チップ2,3が、支持基板1を介することなく絶縁膜
4及び層間絶縁膜7上に形成された配線6及び上層配線
9によって直接接続される。また、突起電極12によっ
て、外部装置との接続が図られる。このため、支持基板
1には、電極パッドや配線引き回しのためのスペースを
設ける必要はなく、半導体チップ2,3を搭載するため
のスペースのみを有していれば良いことになる。したが
って、半導体装置の小型化を図り、高密度実装を達成す
ることが可能になる。
層配線9によって直接各半導体チップ2,3間の接続が
行われるため、高速動作が可能になると共に、配線の取
り出し密度を高めることが可能になるため高機能化を図
ることができる。
ック用の半導体チップ2に設けられた入出力I/O回路2
a及び電源回路を2つの半導体チップ2,3で共有して
いることから、これらの消費電力の大きな回路の使用を
削減することができ、半導体装置全体としての消費電力
を大幅に削減することが可能になる。この結果、半導体
装置の発熱量を低減させることができ、半導体装置の信
頼性の向上を図ることも可能になる。
図2及び図3の断面工程図に基づいて説明する。
ウェハからなる支持基板1の表面側に、MCMのチップ
配列に応じたターゲットマーク1aを形成し、これらの
ターゲットマーク1aと各半導体チップ2,3表面の配
線パターン(図示省略)との間のアライメントをとりつ
つ、ダイボンド装置Aを用いて各半導体チップ2,3を
支持基板1上の所定位置にダイボンドする。この際、支
持基板1と各半導体チップ2,3との接着は、導電性接
着剤20を用いて行うこととする。
チップ2,3を埋め込む状態で、支持基板1上に第1絶
縁膜4aを形成する。この第1絶縁膜4aは、半導体チ
ップ2,3よりも厚い膜厚に形成する。次いで、第1絶
縁膜4a上に、半導体チップ2,3間のチップ厚差を越
える膜厚の第2絶縁膜4bを形成する。その後、CMP
(Chemical Mechanical Polishing)法によって、第2
絶縁膜4bの表面を平坦化研磨し、さらにこの第2絶縁
膜4b上に膜厚1μm程度の第3絶縁膜(図示省略)を
形成することで、これらの各絶縁膜を積層してなる表面
平坦な絶縁膜4を得る。
グラフィー技術を用いることによって、絶縁膜4上にレ
ジストパターン21を形成する。この際、各半導体チッ
プ2,3表面の配線パターンとのアライメントを取りつ
つパターン露光を行うことで、所定位置に孔パターンが
設けられたレジストパターン21を形成する。
にして、絶縁膜4をエッチングし、半導体チップ2,3
表面の電極パッドに達する接続孔5(例えば、開口径1
8μm×18μm)を形成する。
上から除去した後、図3(1)に示すように、リソグラ
フィー技術によって、絶縁膜4上に新たなレジストパタ
ーン22を形成する。この際、各半導体チップ2,3表
面の配線パターンとのアライメントを取りつつパターン
露光を行うことで、所定位置に溝パターンが設けられた
レジストパターン22を形成する。
クにして、絶縁膜4の表面層をエッチングし、この絶縁
膜4の表面側に深さ2μm程度の配線溝4dを形成す
る。
後、配線溝4d及び接続孔5の内壁を含む絶縁膜4上
に、スパッタ法によって50nmの膜厚の銅(Cu)膜
を核成長層として堆積させ、次いで、無電解メッキによ
り5μmの膜厚のCu膜を形成する。次に、Cu用のC
MP装置を用いて、絶縁膜4の表面上のCuを除去し、
配線溝4d及び接続孔5内にのみCuを残す。
接続孔5を介して半導体チップ2,3に接続された、C
uからなる配線6を形成する。
形成において用いられるリソグラフィー装置、及びエッ
チング工程において用いられるエッチング装置は、半導
体前工程(すなわちウェハ工程)で用いられるものであ
ることとする。また、リソグラフィーの際のパターン露
光におけるアライメントは半導体装置を構成する半導体
チップ2,3のグループ毎であっても、半導体チップ
2,3毎であっても良い。
て説明した工程を複数回繰り返し行うことによって、図
3(3)に示すように、配線6を覆う状態で絶縁膜4上
に層間絶縁膜7を形成し、この層間絶縁膜7に接続孔8
を形成し、さらに層間絶縁膜7上に配線6に接続された
上層配線9を形成する。尚、ここでは、上記工程を一回
繰り返した場合を図示した。
と同時に突起電極形成用パッドを形成する。ここでは、
上層配線9の形成と同時に、上層配線9の一部として層
間絶縁膜7上に突起電極形成用パッド9aを設けると共
に、この突起電極形成用パッド9aに接続させた状態の
検査用パッド(図示省略)を設けることとする。
ド9aを覆う状態で、層間絶縁膜7上に回路保護膜(図
示省略)を形成し、この回路保護膜に検査パッドのみを
露出させる窓開けを行う。次いで、シリコンウェハから
なる支持基板1をその裏面側からバックグラインドして
薄型化した後、テスト用のプロバーを用いて検査用パッ
ドに針当てしてMCMとしての動作試験と選別を実施す
る。
層配線9及び突起電極形成用パッド9aを覆う状態で、
層間絶縁膜7上に上層絶縁膜10を形成し、リソグラフ
ィー及びその後のエッチングによって、上層絶縁膜10
に突起電極形成用パッド9aに達する接続孔11を形成
する。次いで、この接続孔11を介して突起電極形成用
パッド9aに接続された突起電極12(MCM組み付け
用突起電極)を、上層絶縁膜10上に形成する。
リコンウェハからなる支持基板1を分割し、上記動作試
験で良品と判定されたものをピックアップして樹脂封止
を行い、半導体装置を完成させる。
程(すなわちウェハ工程)で行われるリソグラフィー技
術とエッチング技術とを用いたパターニングによって接
続孔5,8,11、配線6及び上層配線9が形成され、
各半導体チップ2,3がこれらの配線6,9によって直
接接続された半導体装置を得ることができる。このた
め、支持基板1上に形成したパッドやワイヤーを介して
半導体チップ2,3間を接続する従来技術と比較して、
短距離での接続が可能になると共に配線の取り出し密度
を向上させることが可能になる。したがって、半導体装
置の動作速度の向上及び高機能化を図ることが可能にな
る。
を用いたことで、半導体前処理工程への適用を容易にす
ることができる。
適用した半導体装置の第1実施形態を示す平面図であ
り、図4(2)は(1)のA−A’断面図である。これ
らの図に示す半導体装置と、第1実施形態の半導体装置
との異なるところは、半導体チップ2,3の支持状態に
あり、その他の構成は同様であることとする。
体チップ2,3の裏面側を露出させた状態で、各半導体
チップ2,3をその表面側から絶縁材料層4に埋め込ん
で保持させてなるMCMであり、支持基板(1)を備え
ていない。この絶縁材料層4は、ここでは、第1実施形
態における絶縁膜4に相当している。
極パッド(図示省略)にそれぞれ達する接続孔5は、こ
の絶縁材料層(絶縁膜)4に設けられていることにな
る。
形態の半導体装置と同様に、各半導体チップ2,3が配
線6及び上層配線9によって直接接続され、また外部装
置との接続が突起電極12によって図られることから、
第1実施形態の半導体装置と同様の効果を得ることがで
きる。
露出していることから、第1実施形態の半導体装置と比
較して放熱効率が上昇する。このため、半導体装置の信
頼性をさらに向上させることが可能になる。また、第1
実施例の支持基板に相当するものを備えていないことか
ら、半導体装置の薄型化を図ることが可能になる。
図5及び図6の断面工程図に基づいて説明する。
例と同様のターゲットマーク1aが形成されたシリコン
ウェハからなる支持基板1を用意し、その表面側に樹脂
30を塗布する。次いで、ターゲットマーク1aと各半
導体チップ2,3表面の配線パターン(図示省略)との
間のアライメントをとりつつ、ダイボンド装置Aを用い
て各半導体チップ2,3を支持基板1上の所定位置にフ
ェースアップ状態でダイボンドする。この際、各半導体
チップ2,3を樹脂30に対してフローティング状態と
し、各半導体チップ2,3の表面高さが同一となるよう
に調整する。
工程を、第1実施形態で図2(2)〜図3(3)を用い
て説明したと同様に行うことで、図6(3)に示すよう
に、絶縁材料層となる絶縁膜4、接続孔5,配線6,層
間絶縁膜7、接続孔8及び上層配線9,9aを形成し、
動作試験を行った後、上層絶縁膜10、接続孔11、及
びパンプ12を形成する。ただし、動作試験の前に支持
基板1の薄型化を行うBGR工程を省略し、支持基板1
の厚みを保つこととする。
界部分にダイシング溝31を形成する。だたし、ダイシ
ング溝31は、支持基板1の途中深さまでとする。
を注入することで、支持基板1と各半導体チップ2,3
及び絶縁膜4との間の樹脂30を分解する。これによっ
て、図4に示したように、支持基板1から各MCMを分
離させ、上記動作試験で良品と判定されたものをピック
アップして樹脂封止を行い、半導体装置を完成させる。
を用いて説明したように、樹脂30に各半導体チップ
2,3をフローティングさせることで、半導体チップ
2,3の表面高さを均一にすることができる。このた
め、絶縁膜4の平坦化が容易になり、半導体装置の薄型
化を図ることが可能になる。
をリサイクルできるため、半導体装置の製造コストの削
減を図ることが可能になる。
ック用の半導体チップ2の入出力I/O回路2aにDRA
M回路用の入出力I/O回路機能を組み込み、同半導体チ
ップ2の電源回路にDRAM回路用の電源回路機能を組
み込み、この半導体チップ2の入出力I/O回路2a及び
電源回路を2つの半導体チップ2,3で共有するように
配線4及び上層配線9を設けた場合を説明した。このた
め、メモリ用の半導体チップ3には、入出力I/O回路3
a及び電源回路を設ける必要はなく、これらの回路を持
たないメモリ用チップ3を用いることでメモリ用チップ
の小型化、ひいては半導体装置のさらなる小型化を図る
ことが可能になる。これは、静電保護回路においても同
様である。
機能、電源回路機能、さらには静電保護回路機能等を組
み込む半導体チップは、ロジック用の半導体チップ2に
限定されることはなく、メモリ用の半導体チップ3にロ
ジック回路用の入出力I/O回路機能、電源回路機能、さ
らには静電保護回路機能等を組み込んでも良い。
導体チップの回路検査を行う場合には、テスト用のプロ
バーに入出力I/O回路を組み込み、この回路を介して当
該半導体チップの検査用パッドに針当てをして回路検査
を行うこととする。
たように、ロジック用の半導体チップ2の入出力I/O回
路2aにDRAM回路用の入出力I/O回路機能を組み込
み、同半導体チップ2の電源回路にDRAM回路用の電
源回路機能を組み込んだ構成の半導体装置を説明した。
しかし、本発明の半導体装置は、従来と同様にそれぞれ
の半導体チップにそれぞれの半導体チップ用の入出力I/
O回路、電源回路及び静電保護回路等を設けた半導体装
置にも適用可能である。
汎用性のある各半導体チップを用いて、上述のように小
型化されたMCMが構成されることになる。このため、
各半導体チップ単体での出荷も可能になり、需給バラン
スによりMCMと単体の半導体チップでの出荷の選択が
可能となる。したがって、製造ラインのフレキシビリテ
ィの拡大と半製品(例えば半導体チップ等)の在庫圧縮
を達成することができ、製造コストの削減を図ることが
可能になる。
求項1及び請求項5に係る半導体装置によれば、同一の
支持体上に搭載された複数の半導体チップを、半導体チ
ップ外の電極パッドを介することなく絶縁膜上に形成さ
れた配線によって直接接続する構成にしたことで、体半
導体装置の小型化を図ることが可能になる。
ば、複数の半導体チップを搭載してなる半導体装置にお
いて、一部の半導体チップに設けられた所定回路を複数
の半導体チップで共有する構成にしたことで、半導体装
置全体としての使用回路数を削減し、消費電力の削減を
図ることが可能になる。特に、入出力インターフェース
回路や電源回路を複数の半導体チップで共有する構成に
した場合には、これら消費電力の大きな回路が削減され
ることで、半導体装置全体としての消費電力が大幅に削
減されることになる。この結果、半導体装置の信頼性を
向上させることも可能になる。
よれば、ワイヤーボンディングによらず、パターニング
によって絶縁膜上に形成された配線によって、各半導体
チップを直接接続する構成にしたことで、小型化された
半導体装置を得ることができる。
及び断面図である。
面工程図(その1)である。
面工程図(その2)である。
及び断面図である。
面工程図(その1)である。
面工程図(その2)である。
図である。
I/O回路、3…半導体チップ、4…絶縁膜(絶縁材料
層)、5…接続孔、6…配線、7…層間絶縁膜、8…接
続孔、9…上層配線、10…上層絶縁膜、11…接続
孔、12…突起電極、30…樹脂
Claims (15)
- 【請求項1】 支持基板上に搭載された複数の半導体チ
ップと、 前記複数の半導体チップを埋め込む状態で前記支持基板
上に設けられた絶縁膜と、 前記絶縁膜に形成された接続孔を介して前記各半導体チ
ップに接続する状態で当該絶縁膜上に設けられた配線と
を備えたことを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記配線を覆う状態で前記絶縁膜上に設けられた上層絶
縁膜と、 前記上層絶縁膜に形成された接続孔を介して前記配線に
接続する状態で当該上層絶縁膜上に設けられた突起電極
とを備えたことを特徴とする半導体装置。 - 【請求項3】 請求項1記載の半導体装置において、 前記複数の半導体チップのうちの一部の半導体チップに
おける所定回路が、前記複数の半導体チップで共有され
るように前記配線が設けられていることを特徴とする半
導体装置。 - 【請求項4】 請求項3記載の半導体装置において、 前記所定回路は、外部機器との入出力インターフェース
回路、電源回路、及び静電保護回路のうちの少なくとも
1つの回路であることを特徴とする半導体装置。 - 【請求項5】 複数の半導体チップと、 前記複数の半導体チップの裏面を露出させた状態で当該
複数の半導体チップをその表面側から埋め込んで保持す
る絶縁材料層と、 前記絶縁材料層に形成された接続孔を介して前記各半導
体チップに接続する状態で当該絶縁材料層上に設けられ
た配線とを備えたことを特徴とする半導体装置。 - 【請求項6】 請求項5記載の半導体装置において、 前記配線を覆う状態で前記絶縁材料層上に設けられた上
層絶縁膜と、 前記上層絶縁膜に形成された接続孔を介して前記配線に
接続する状態で当該上層絶縁膜上に設けられた突起電極
とを備えたことを特徴とする半導体装置。 - 【請求項7】 請求項5記載の半導体装置において、 前記複数の半導体チップのうちの一部の半導体チップに
おける所定回路が、前記複数の半導体チップで共有され
るように前記配線が設けられていることを特徴とする半
導体装置。 - 【請求項8】 請求項7記載の半導体装置において、 前記所定回路は、外部機器との入出力インターフェース
回路、電源回路、及び静電保護回路のうちの少なくとも
1つの回路であることを特徴とする半導体装置。 - 【請求項9】 支持基板上に複数の半導体チップを搭載
してなる半導体装置において、 前記複数の半導体チップのうちの一部の半導体チップに
おける所定回路を、当該複数の半導体チップで共有して
なることを特徴とする半導体装置。 - 【請求項10】 請求項9記載の半導体装置において、 前記所定回路は、外部機器との入出力インターフェース
回路、電源回路、及び静電保護回路のうちの少なくとも
1つの回路であることを特徴とする半導体装置。 - 【請求項11】 支持基板上に複数の半導体チップをダ
イボンディングする工程と、 前記半導体チップを埋め込む状態で、前記支持基板上に
絶縁膜を形成する工程と、 前記各半導体チップに達する接続孔を前記絶縁膜に形成
し、当該接続孔を介して前記各半導体チップにそれぞれ
接続される配線を前記絶縁膜上に形成する工程とを行う
ことを特徴とする半導体装置の製造方法。 - 【請求項12】 請求項11記載の半導体装置の製造方
法において、 前記配線を覆う状態で前記絶縁膜上に上層絶縁膜を形成
する工程と、 前記配線に達する接続孔を前記上層絶縁膜に形成し、当
該接続孔を介して前記配線に接続する状態で当該上層絶
縁膜上に突起電極を形成する工程とを行うことを特徴と
する半導体装置の製造方法。 - 【請求項13】 請求項11記載の半導体装置の製造方
法において、 前記支持基板は半導体ウェハであることを特徴とする半
導体装置の製造方法。 - 【請求項14】 請求項11記載の半導体装置の製造方
法において、 前記支持基板上に複数の半導体チップをダイボンディン
グする工程では、前記支持基板上に塗布した接着用の樹
脂に対してフローティングさせた状態で前記各半導体チ
ップを前記支持基板上にダイボンディングすることを特
徴とする半導体装置の製造方法。 - 【請求項15】 請求項11記載の半導体装置の製造方
法において、 前記配線を形成する工程を行った後、前記半導体チップ
及び前記絶縁膜から前記支持基板を剥がし取る工程を行
うことを特徴とする半導体装置の製造方法。
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