KR20010090556A - 반도체 장치 및 그 제조 방법 - Google Patents

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이데이 노부유끼
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Abstract

고밀도 조립이 가능한 MCM 형의 반도체 장치 및 그 제조 방법이 제공된다. 지지 기판 상에 장착되어, 상기 지지 기판 상의 절연막에 매립된 반도체 칩과, 상기 절연막에 제공된 접속 구멍을 통해 각각의 반도체 칩에 접속하기 위해 상기 절연막에 형성된 배선이 제공되어 있다. 다음에, 층간 절연막이 이 층간 절연막에 제공된 접속 구멍을 통해 상층 배선에 접속된 상기 배선을 덮는다. 또한, 상층절연막은 상기 상층 배선을 덮고, 다른 접속 구멍을 통해 상기 상층 배선에 접속된 전극이 상기 상층 절연막 상에 제공된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and process for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 복수의 반도체 칩을 단일 전자 소자로서 조립하는 이른바 멀티 칩 모듈 기술을 적용하는 반도체 장치 및 제조 방법에 관한 것이다.
다운 사이징 및 적은 에너지 소비와 같은 요구에 부응하기 위하여, 반도체 소자를 고밀도로 조립하는 장착 기술이 그와 같은 반도체 소자의 고집적 기술과 더불어 구현된다. 이와 같은 장착 기술 중에서 보다 높은 밀도의 조립을 실현하기 위하여, 예전에 동일 지지 기판 상에 멀티칩 반도체 소자(반도체 칩)를 단일 전자 소자로서 운반하는 멀티칩 모듈(이하, MCM) 기술이 개발되었다. 이와 같은 MCM 기술은 단일의 베이스 상에 2 개 이상의 반도체 칩을 조립함으로써 실질적인 멀티 기능을 달성한다.
도 7은 그와 같은 MCM 기술을 이용하는 종래 반도체 장치의 일예를 나타낸 평면도 및 A-A' 단면도이다. 이들 도면에 도시된 반도체 장치는 지지 기판(101)상에 장착된 상이한 기능을 가진 2 개의 반도체 칩(102,103)을 가지고 있다. 상기 지지 기판(101) 상에는, 멀티 칩 전극 패드(104)(평면도에만 예시됨) 및 이들 전극 패드(104)를 상호 접속하기 위한 배선(도면에 도시되지 않음)이 형성되어 있다. 또한, 각각의 반도체 칩(102,103)은 와이어(105) 뿐만 아니라 상기 지지 기판(101)의 표현 상에 제공된 전극 패드 및 배선(도시되지 않음)에 의해 상호 접속되어 있다. 또한, 이와 같은 반도체 장치의 외부 장치와의 접속은 상기 지지 기판(101) 상에 제공된 전극 패드(104)를 통해 행해진다.
또한, 일본 특개평 5-47856 호에는, 지지 기판(세라믹 회로 기판 등의 패키지) 상에 장착된 복수의 반도체 칩을 덮기 위해 형성된 절연막과; 상기 절연막 상의 반도체 칩 및 지지 기판에 도달하는 접속 구멍과; 이들 접속 구멍을 통해 상기 지지 기판 상의 전극 패드를 상기 반도체 칩에 접속하기 위해 상기 절연막 상에 형성된 배선을 구비한 반도체 장치가 공개되어 있다. 이와 같은 반도체 장치에 따라, 패키지에의 상기 반도체 칩의 접속은 와이어에 의존하지 않고 상기 반도체 칩을 덮는 절연막 상에 형성된 배선에 의존하며, 이에 따라 상기 지지 기판 상의 반도체 칩 및 패드가 최단 거리로 접속됨과 동시에 상기 반도체 칩으로부터의 다수의 리드를 증가시킬 수 있다. 또한, 상기 절연막 내에 내부 패드 구멍을 가진 구조의 반도체 장치가 멀티 레벨 상호 접속을 실현하기 위하여 제안되어 있다.
또한, 일본 특개평 9-64269 호에는, 각각의 반도체 칩의 다운 사이징을 실현하기 위하여, 각각의 출력 버퍼의 용량을 분산시키는 출력 버퍼를 형성함으로써 복수의 반도체 칩의 각각의 출력 버퍼의 용량을 감소시키는 반도체 장치가 공개되어있다.
또한, 위에서 설명된 것과 같은 MCM의 반도체 장치 이외에, 복수의 반도체 칩의 기능이 단일의 반도체 칩에 제조된 시스템 LSI를 제조함으로써 고용량 반도체 장치가 실현되어 있다.
하지만, 위에서 설명된 MCM 종류의 반도체 장치의 경우에, 반도체 칩들간의 상호 접속, 및 반도체 칩이 장착된 지지 기판(예컨대, 세라믹 회로 기판) 상의 전극 패드에 의한 반도체 칩의 외부 장치와의 접속이 존재하므로, 상기 반도체 칩을 구현하기 위한 면적 이외에, 전극 패드와 배선을 배치하기 위한 지지 기판 상의 면적이 필요하다. 이는, 실질적인 구현 면적을 증가시킴과 더불어, 반도체 장치의 제조 비용을 증가시키는 요인이 된다.
또한, MCM 형의 반도체 장치는 복수의 반도체 칩이 수지막 또는 수지층 내에 단일 유닛으로서 밀봉되므로, 보다 높은 전력 소비를 가지고 있으며, 이에 따라 그와 같은 전력 소비에 따라 열이 발생하게 된다. 이 이유 때문에, 그와 같은 열은 반도체 칩에 형성된 소자 자체의 기능의 고장을 유발하는 외에, 지지 기판과 반도체 칩간의 열 팽창 계수의 차로 인해 반도체 칩이 분리되며, 또한 반도체 장치를 밀봉하는 수지에 크랙을 발생시키는 문제를 야기한다.
한편, 시스템 LSI형 반도체 장치에서, 단일 반도체 칩 내에 복수의 기능(예컨대, 메모리 및 논리 회로)이 형성되므로, MCM 형의 반도체 장치에 비해, 설계 공정 및 웨이퍼 공정이 복잡해지고, 수율이 감소하며, 제조 비용이 증가하며, 또한 TAT(Turn Around Time)이 연장된다.
본 발명의 목적은 구현 면적의 감소 및 짧아진 칩들간의 배선 길이로 인해 고속 동작이 가능한 저전력 소비의 컴팩트한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 나타낸 평면도 및 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면 공정도(부분 1).
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면 공정도(부분 2).
도 4는 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 나타낸 평면도 및 단면도.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면 공정도(부분 1).
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면 공정도(부분 2).
도 7은 종래 반도체 장치의 구조를 나타낸 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 지기 기판 2 : 반도체 칩
4 : 절연막 5 : 접속 구멍
6 : 배선 7 : 층간 절연막
이와 같은 목적을 달성하기 위한 본 발명의 제 1 실시예는, 지지 기판 상에 장착된 복수의 반도체 칩과; 상기 반도체 칩이 매립되도록 상기 지지 기판 상에 제공된 절연막과; 상기 절연막 상에 제공되어, 상기 절연막에 형성된 접속 구멍을 통해 각각의 반도체 칩에 접속된 배선을 구비한 것을 특징으로 하는 반도체 장치이다.
이와 같은 구성의 반도체 장치에 있어서, 상기 복수의 반도체 칩은 지지 기판을 통과하지 않고 상기 절연막 상에 형성된 배선에 의해 직접 상호 접속된다. 결과적으로, 전극 패드 또는 배선을 위한 지기 기판 상의 공간을 제공할 필요가 없으며, 따라서 반도체 칩을 장착하기 위한 공간만을 가지고 있으면 충분하다. 그러므로, 반도체 장치의 다운 사이징을 도모할 수 있다.
또한, 본 발명의 제 2 반도체 장치는, 복수의 반도체 칩과; 한쪽면으로부터 매립되게 함으로써 상기 복수의 반도체 칩 각각을 지지하는 절연층으로서, 상기 복수의 반도체 칩의 다른쪽 표면은 노출된, 상기 절연층과; 상기 절연층 상에 제공되어, 상기 절연층 상에 형성된 접속 구멍을 통해 상기 복수의 반도체 칩 각각과 접속된 배선을 구비한 것을 특징으로 한다.
이와 같은 구성의 제 2 반도체 장치의 경우에, 상기 복수의 반도체 칩은 한쪽 표면으로부터 매립함으로써 반도체 칩을 지지하는 절연층 상에 형성된 배선에 의해 직접 상호 접속된다. 결과적으로, 이 반도체 장치의 경우에는, 절연층에 대해 복수의 반도체 칩을 매립하기 위한 공간만을 가지고 있으면 충분하다. 또한, 상기 절연층은 지기 기판의 역할을 하므로, 상기 지지 기판의 두께는 상기 제 1 반도체 장치에 비해 감소된다. 그러므로, 반도체 장치를 보다 작고 슬림하게 제조할 수 있다.
또한, 본 발명의 제 3 반도체 장치는, 지지 기판 상에 복수의 반도체 찹을 장착함으로써 제조된 반도체 장치를 구비하고, 상기 복수의 반도체 칩 중 일부 반도체 칩의 특정 회로가 공유된 것을 특징으로 한다. 이와 같은 경우에서 상기 특정 회로는 외부 장치에 대한 입출력 인터페이스 회로, 전원 회로 및 정전기 보호 회로이다.
이와 같은 구성의 반도체 장치의 경우에, 복수의 반도체 칩에 사용되는 회로의 수가 감소하므로, 전력 소비가 감소될 수 있다. 특히, 복수의 반도체 칩 사이에서 입출력 인터페이스 회로, 전원 회로 등을 공유하는 경우에, 높은 전력 소비의 그와 같은 대형 회로의 크기가 감소하므로, 반도체 장치의 전력 소비가 전체적으로 크게 감소할 수 있다. 또한, 상기 특정 회로를 가지고 있지 않은 반도체 칩을 형성할 때, 모든 반도체 칩에 그와 같은 특정 회로를 제공할 필요가 없으므로, 각각의 반도체 칩의 다운 사이징을 도모할 수 있고, 따라서 이들 반도체 칩을 사용하여 구성된 반도체 장치가 다운사이징될 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 지지 기판 상에 복수의 반도체 칩을 다이본딩하는 공정과; 상기 지지 기판 상에 반도체 칩을 매립하기 위하여 절연막을 형성하는 공정과; 접속 구멍을 통해 각각의 반도체 칩에 접속되는 배선을 상기 절연막 상에 형성하는 공정을 포함하고 있다. 또한, 상기 반도체 칩과 상기 절연막으로부터 뒷쪽으로 상기 지지 기판을 제거하는 공정을 수행할 수도 있다.
이와 같은 구성의 반도체 장치의 제조 방법에서, 와이어 본딩에 의존하지 않고 리소그래피 기술을 이용하는 패터닝에 의해 배선이 절연막 상에 형성되므로, 상기 배선에 의해 직접 상호 접속되는 각각의 반도체 칩을 가진 반도체 장치를 얻을 수 있다. 또한, 지지 기판이 제거될 때, 한쪽면으로부터 매립되고 따라서 상기 복수의 반도체 칩의 다른쪽 표면이 노출되는 복수의 반도체 칩을 가진 반도체 장치를 얻을 수 있다.
본 발명의 상기 목적 및 다른 목적, 특징 및 이점은 첨부 도면과 함께 취해진 본 발명의 바람직한 실시예의 이하의 설명으로부터 당업자에게 명백해진다.
(제 1 실시예)
도 1의 (a)는 본 발명에 따른 반도체 장치의 제 1 실시예를 나타낸 평면도이고, 도 1의 (b)는 도 1의 (a)의 A-A' 단면도이다. 반도체 장치의 구성 소자인 각각의 절연막 및 각각의 접속 구멍은 단면도에만 예시되어 있다. 이들 도면에 도시된 반도체 장치는 위에 장착된 복수의 반도체 칩(2,3)(도면에는 2 개만이 도시되어 있음)을 가진 지지 기판(1)을 구비한 MCM 형의 반도체 장치이다. 또한, 이와 같은 반도체 칩(2,3)은 예컨대 신호 처리용의 논리 회로 및 레이저 디스크 판독용의 신호 제어 회로를 가지고 있는 논리 반도체 칩(2)과, 위에 형성된 32 비트 DRAM 회로를 가진 메모리 반도체 칩(3)이다.
각각의 기능 회로(논리 회로 및 메모리 회로) 이외에, 상기 반도체 칩(2,3) 상에는, 입출력 인터페이스 회로(이하, I/O 회로)(2a,3a), 도면에 도시되지 않은 전원 인터페이스 회로(이하, 전원 회로), 및 정전기 보호 회로 등이 각각 제공되어 있다. 하지만, DRAM 회로의 I/O 회로 기능은 논리 반도체 칩(2)의 I/O 회로(2a)에 내장되어 있다. 또한, DRAM 회로의 전원 회로 기능은 논리 반도체 칩(2)의 전원 회로에 내장되어 있다.
또한, 반도체 칩(2,3) 사이의 접속을 도모하는 전극 패드(2b,3b)(평면도에만 도시되어 있음)와 다른 전극 패드(2c,3c)(평면도에만 도시되어 있음)가 각각의 반도체 칩(2,3)에 제공되어 있다.
또한, 도면에 예시되어 있지 않지만, 20 μm × 20 μm의 전극 패드와 그 위에 접속된 100 μm × 100 μm의 테스트 패드가 I/O 회로(2a,3a)에 접속된 상층 배선의 일부로서 각각의 반도체 칩(2,3)에 제공되어 있다. 또한, 침으로 웨이퍼 형태의 검사 패드를 타격함으로써 회로 테스트가 행해지고, 웨이퍼를 바닥면에서부터 연마하고 웨이퍼가 각각의 칩으로 절단된 후에, 상기 회로 테스트로부터 결정된 양호한 품질을 가진 칩만이 반도체 칩(2,3)으로서 픽업된다.
또한, 절연막(4)이 반도체 칩(2,3)을 덮기 위해 지지 기판(1) 상에 형성된다. 이 절연막(4) 내에 접속 구멍(5)들이 제공되며, 각각의 접속 구멍은 각각의 반도체 칩(2,3)의 표면 상에 각각의 전극 패드(2b,3b)에 도달한다.
또한, 각각의 반도체 칩(2,3)에 접속된 배선이 상기 접속 구멍(5)을 통해 상기 절연막(4) 상에 형성된다.
또한, 절연막(4) 상에, 내부에 배선이 매립된 층간 절연막(7), 상기 층간 절연막(7) 내에 형성된 접속 구멍(8), 및 상기 접속 구멍(8)을 통해 상기 절연막(4) 상의 배선에 접속된 상층 배선(9)이 멀티 레벨 상호 접속 구조를 구성하기 위해 형성된다. 이들 배선 및 상층 배선(9)은 각각의 반도체 칩(2,3)의 입출력 인터페이스 회로(2a,3a) 및 전원 회로 중에서, 논리 회로 반도체 칩(2,3)에 제공된 I/O 회로(2a)와 전원 회로만이 두 반도체 칩(2,3)에 의해 공유된다.
또한, 상층 절연막(10)이 상기 상층 배선(9)을 덮기 위해 상기 층간 절연막(7) 상에 형성되고, 상기 상층 절연막(10) 상에 상기 상층 배선(9)에 도달하는 접속 구멍(11)이 제공된다. 또한, 접속 구멍(11)을 통해 층간 절연막(7)(단면도에만 예시되어 있음) 상의 상층 배선(9)에 접속된 돌출 전극(12)이 상층 절연막(10)에 제공되어 있다.
이와 같은 구조의 반도체 장치에서, 각각의 반도체 칩(2,3)은 지지 기판(1)의 중재 없이 절연막(4)과 층간 절연막(7) 상에 형성된 배선(6)과 상층 배선(9)에 의해 직접 상호 접속되어 있다. 또한, 외부 장치와의 접속이 돌출 전극(12)에 의해 제공되어 있다. 결과적으로, 상기 지지 기판(1) 상의 전극 패드 및 배선을 위한 공간을 설정할 필요가 없으며, 따라서 반도체 칩(2,3)을 운반하기 위한 공간만을 가지고 있으면 충분하다. 그러므로, 반도체 장치의 다운사이징을 도모할 수 있고 고밀도 조립을 달성할 수 있다.
또한, 각각의 반도체 칩(2,3)간의 상호 접속은 와이어를 이용하지 않고 배선(6)과 상층 배선(9)에 의해 직접 행해질 수 있기 때문에, 고속 동작이 실현됨과 함께 와이어 접속 밀도가 증가될 수 있는 등 개선된 기능이 달성될 수 있다.
또한, 이 반도체 장치에서, 논리 반도체 칩(2)에 제공된 I/O 회로(2a)와 전원 회로는 두 반도체 칩(2,3)에 의해 공유되므로, 상기 고전력 소비의 회로의 크기를 줄일 수 있으며, 따라서 반도체 장치의 전력 소비가 전체적으로 크게 감소될 수 있다. 결과적으로, 반도체 장치의 발열을 줄일 수 있고, 이에 의해 반도체 장치의 신뢰도가 개선될 수 있다.
다음에, 상기 구성의 반도체 장치의 제조 공정에 대해서 도 2 및 도 3의 단면도를 기초로 설명한다.
먼저, 도 2의 (a)에 도시된 바와 같이, 실리콘 웨이퍼로 제조된 지지 기판(1)의 한쪽 면 상에, MCM의 칩 배열에 대응하는 타겟 마크(1a)가 형성되고, 각각의 반도체 칩 테이블(2,3)(도면에 도시되지 않음)의 표면 상에 이 타겟 마크(1a)와 배선 패턴간의 배열을 고려하여, 각각의 반도체 칩(2,3)의 다이 본딩이 다이 본드 장치(A)를 이용하여 지지 기판(1)의 소정의 위치 상에서 수행된다. 이 경우에, 각각의 반도체 칩(2,3)을 가진 지지 기판(1)의 본딩은 전기 전도성 접착제(20)을 이용함으로써 행해진다.
다음에, 도 2의 (b)에 도시된 바와 같이, 제 1 절연막(4a)이 각각의 반도체 칩(2,3)이 매립되도록 지지 기판(1) 상에 형성된다. 이 제 1 절연막(4a)은 상기 반도체 칩(2,3)의 두께를 초과하는 두께로 형성된다. 다음에, 반도체 칩(2,3) 간의 두께 차이를 초과하는 두께의 제 2 절연막(4b)이 제 1 절연막(4a) 상에 형성된다. 그 후에, 제 2 절연막(4b)의 표면이 CMP(Chemical Mechanical Polishing) 법에 의해 편평하게 연마되며, 제 2 절연막(4b) 상에 대략 1μm의 두께를 가진 제 3 절연막(도시되지 않음)을 형성함으로써, 편평한 면을 가지고 있고 절연막 각각을 적층함으로써 구성되는 절연막(4)이 얻어진다.
또한, 도 2의 (c)에 도시된 바와 같이, 레지스트 패턴(21)이 리소그래피 기술을 이용하여 상기 절연막(4) 상에 형성된다. 이 경우에, 각각의 반도체 칩(2,3)의 표면 상에 배선 패턴과의 배열을 고려하여, 소정의 위치에 구멍 패턴을 가진 레지스트 패턴(21)이 패턴 노광을 수행할 때 형성된다.
다음에, 상기 반도체 칩(2,3)의 표면 상의 전극 패드에 도달하는 (예컨대 18μm × 18μm의 개구를 가진) 접속 구멍(5)을 형성하기 위하여, 상기 레지스트 패턴(21)을 이용하여 절연막(4)이 에칭된다.
다음에, 상기 절연막(4)으로부터 상기 레지스트 패턴(21)을 제거한 후에, 도 3의 (a)에 도시된 바와 같이 리소그래피 기술에 의해 절연막(4) 상에 새로운 레지스트 패턴(22)이 형성된다. 이 경우에, 각각의 반도체 칩(2,3)의 표면 상에서의 배선 패턴과의 배열을 고려하여, 소정의 위치에 구멍 패턴을 가진 레지스트 패턴(22)이 패턴 노광시에 형성된다.
그 후, 상기 절연막(4)의 표면층은 상기 절연막(4)의 표면 상에 대략 2μm 깊이의 배선 트렌치(4d)를 형성하기 위해 상기 레지스트 패턴(22)을 마스크로 사용하여 에칭된다.
다음에, 상기 레지스트 패턴(22)을 제거한 후에, 5 μm의 두께를 가진 Cu 막을 무전해 증착(electro less deposition)에 의해 형성하기 위하여, 상기 접속 구멍(5)의 내벽을 포함하는 절연막(4) 상에 그리고 배선 트렌치(4d) 상에 50 nm 두께의 구리(Cu) 막이 스퍼터법에 의해 핵성장층으로서 축적된다. 다음에, 절연막(4)의 표면 상의 Cu가 Cu용 CMP 장치에 의해 제거되며, 이에 따라 배선 트렌치(4d)와 접속 구멍(5)에만 Cu가 남게 된다.
이상으로부터, 도 3의 (b)에 도시된 바와 같이, 접속 구멍(5)을 통해 반도체 칩(2,3)에 접속되는 Cu로 제조된 배선이 형성된다.
또한, 위에서 설명된 레지스트 패턴(21,22)의 형성에 사용되는 리소그래피 장치 및 에칭 공정에 사용된 에칭 장치는 반도체 제조의 전처리(바꾸어 말하면, 웨이퍼 공정)에 사용된 장치이다. 또한, 리소그래피 동안에 패턴 노광을 위한 정렬이 각각의 반도체 칩(2,3)에 대해서 뿐만 아니라, 반도체 장치를 구성하는 각각의 그룹의 반도체 칩(2,3)에 대해서 행해진다.
상기 정렬이 행해진 후에, 도 2의 (b) 내지 도 3의 (b)에 의해 설명된 공정을 여러번 반복함으로써, 도 3의 (c)에 도시된 바와 같이, 층간 절연막(7)이 배선(6)을 덮기 위해 절연막(4) 상에 형성되고, 접속 구멍(8)이 상기 층간 절연막(7)에 형성되며, 또한, 층간 절연막(7) 상의 배선(6)에 접속되는 상층배선(9)이 형성된다. 그런데, 여기서 예시한 것은 위에서 한번 반복하여 설명된 제조 공정을 가진 경우이다.
또한, 상기 상부 배선층에서, 돌출 전극의 형성을 위한 패드가 배선 형성의 동시에 형성된다. 이 경우에, 상층 배선(9)을 형성하는 동안에, 돌출 전극 형성 패드(9a)에 접속된 테스트 패드(도시되지 않음)가 상층 배선(9)의 일부로서 상기 층간 절연막(7) 상에 제공된 상기 돌출 전극 형성 패드(9a)와 더불어 제공된다.
다음에, 회로 보호 막(도시되지 않음)이 상층 배선(9) 및 돌출 전극 형성 패드(9a)을 덮기 위하여 층간 절연막(7) 상에 형성되고, 테스트 패드만을 노출시키기 위해 이 회로 보호막에서 윈도우가 개방된다. 다음에, 두께를 줄이기 위해 다른 표면으로부터, 실리콘 웨이퍼로 제조된 지지 기판(1)을 연마한 후에, MCM 성능 테스트 및 소팅(sorting)이 테스트 프로브로 테스트 패드를 타격함으로써 행해진다.
그 후, 위에 설명된 회로 보호 막을 제거한 후에, 상층 배선(9) 및 돌출 전극 형성 패드(9a)을 덮기 위해 상층 절연막(10)이 층간절연막(7) 상에 형성되고, 접속 구멍(11)이 리소그래피 방법 및 후속되는 에칭에 의해 돌출 전극 형성 패드(9a)에 도달하도록 상층 절연막(10) 상에 형성된다. 다음에, 상기 접속 구멍(11)을 통해 상기 돌출 전극 형성 패드(9a)에 접속된 돌출 전극(12)(MCM 어셈블리의 돌출 전극)이 상층 절연막(10) 상에 형성된다.
다음에, 도 1에 도시된 바와 같이, 실리콘 웨이퍼로 제조된 지지 기판(1)이 각각의 MCM에 대해 분할되고, 위에서 설명된 성능 테스트에 합격한 비결함 유닛이 픽업되어 수지 밀봉이 행해지며, 따라서 반도체 장치가 완성된다.
상기 제조 공정에 따라, 접속 구멍(5,8,11), 배선(6) 및 상층 배선(9)이 리소그래피 기술 및 반도체 제조의 전처리(바꾸어 말하면, 웨이퍼 공정)에 이용되는 에칭 기술을 이용하여 패터닝함으로써 형성되며, 다음에, 상기 배선(6,9)을 통해 각각의 반도체 칩(2,3)을 직접 접속함으로써 반도체 장치가 얻어진다. 결과적으로, 지지 기판(1) 상에 형성된 패드 및 와이어를 통해 반도체 칩(2,3)을 상호 접속하는 관련 기술에 비해, 보다 짧은 거리로부터 접속이 가능할 뿐만 아니라 배선 밀도를 증가시킬 수 있다. 그러므로, 반도체 장치의 증가된 동작 속도 및 고성능을 도모할 수 있다.
또한, 실리콘 웨이퍼를 지지 기판(1)으로서 이용하면, 용이한 반도체 제조 전처리 응용이 실현된다.
(제 2 실시예)
도 4의 (a)는 본 발명의 반도체 장치의 제 2 실시예를 나타낸 평면도이고, 도 4의 (b)는 도 4a의 A-A' 단면도를 나타낸 도면이다. 이들 도면에 도시된 반도체 장치와 제 1 실시예의 반도체 장치의 차이점은 반도체 칩(2,3)이 지지되는 방식이며, 다른 구조는 유사하다.
바꾸어 말하면, 상기 반도체 장치는 표면으로부터 절연층(4)에 매립된 각각의 반도체 칩(2,3)을 가진 내부에 지지 기판이 제공되지 않은 MCM이며, 따라서 복수의 반도체 칩(2,3)의 다른쪽 표면은 노출된다. 이 경우에, 절연체 층(4)은 제 1 실시예의 절연막(4)과 동일하다.
이 이유 때문에, 각각의 반도체 칩(2,3)의 표면 상의 전극 패드(도시되지 않음)에 도달하는 접속 구멍(5)이 상기 절연체 층(절연막)(4) 상에 제공되어 있다.
이와 같은 구조의 반도체 장치는, 제 1 실시예의 반도체 장치와 유사하게, 배선(6) 및 상층 배선(9)에 의해 직접 상호 접속된 각각의 반도체 칩(2,3)을 가지고 있고, 또한, 외부 장치와의 접속이 돌출 전극(12)에 의해 행해지므로, 제 1 실시예의 반도체 장치와 동일한 효과가 얻어진다.
또한, 각각의 반도체 칩(2,3)의 다른쪽 표면이 노출된다는 사실로부터, 발열 효율이 제 1 실시예의 반도체 장치에 비해 증가한다. 결과적으로, 반도체 장치의 신뢰도가 훨씬 개선될 수 있다. 또한, 상기 제 1 실시예에 대응하는 지지 기판이 없다는 사실로부터, 반도체 장치를 비교적 얇게 제조할 수 있다.
다음에, 위에서 언급한 구조의 반도체 장치의 제조 공정에 대하여 도 5, 및 도 6의 단면 공정도를 참조하여 설명한다.
먼저, 도 5의 (a)에 도시된 바와 같이, 제 1 실시예에와 유사하게 타겟 마크(1a)가 형성되고 수지(30)가 그 한쪽 면에 부여된 실리콘 웨이퍼로 제조된 지지 기판(1)이 준비된다. 다음에, 각각의 반도체 칩(2,3)의 표면 상의 배선 패턴(도시되지 않음) 및 타겟 마크(1a)간의 배열을 고려하여, 다이 본드 장치(A)가 반도체 칩들이 대면하도록 소정의 위치에서 지지 기판(1)에 각각의 반도체 칩(2,3)을 다이 본딩하는데 사용된다. 이 경우에, 각각의 반도체 칩(2,3)은 수지(30)를 플로팅시키도록 배치되며, 이에 따라 각각의 반도체 칩(2,3)의 표면이 동일 높이로 조절된다.
그 후에, 도 6의 (c)에 나타낸 바와 같이, 도 2의 (b) 내지 도 3의 (c)에 의해 설명된 제 1 실시예와 유사한 방식으로 도 5의 (b) 내지 도 6의 (c)에 나타낸 공정을 진행함으로써, 절연체 층(4)으로 변환된 절연막(4), 접속 구멍(5), 배선(6), 층간 절연막(7), 접속 구멍(8) 및 상층 배선(9,9a)이 형성되며, 성능 테스트 후에, 상층 절연막(10), 접속 구멍(11) 및 범프(bump)(12)가 형성된다. 하지만, 성능 테스트 전에 행해지는 지지 기판(1)의 두께를 줄이기 위한 BGR 공정이 생략되며, 이에 따라 지지 기판(1)의 두께는 그대로 유지된다.
다음에, 다이싱(dicing) 공정이 수행되어 MCM의 경계부 상에 다이싱 트렌치(31)를 형성한다. 하지만, 다이싱 트렌치(31)는 지지 기판(1)의 중간 깊이까지 제공된다.
그 후, 상기 지지 기판(1)과 각각의 반도체 칩(2,3) 사이의 수지(30)가 수지 용매를 상기 다이싱 트렌치(31)에 제공함으로써 용해된다. 이 절차로부터, 도 4에 도시된 바와 같이, 각각의 MCM이 지지 기판(1)으로부터 분리되고, 성능 테스트에 의해 결정된 비결함 유닛이 픽업되어 수지 밀봉이 수행되며, 이에 따라 반도체 장치가 완성된다.
도 5의 (a)를 통해 설명한 바와 같이, 그와 같은 제조 공정에 따라, 수지(30) 상에 각각의 반도체 칩(2,3)을 제조함으로써 반도체 칩(2,3)의 표면 높이를 균일한 레벨로 조절할 수 있다. 결과적으로, 보다 얇은 반도체 장치를 제공할 수 있도록 상기 절연막(4)을 평평하게 하는 것이 용이해진다.
또한, 실리콘 웨이퍼로 제조된 지지 기판(1)의 리사이클링이 가능하므로, 반도체 장치의 제조 비용이 감소할 수 있다.
위에서 설명한 각각의 실시예에서, DRAM 회로의 I/O 회로 기능이 논리 반도체 칩(2)의 I/O 회로(2a)에 내장되고, DRAM 회로의 전원 회로 기능이 반도체 칩(2)의 전원 회로에 내장되며, 상기 반도체 칩(2)의 전원 회로 및 I/O 회로(2a)가 두 반도체 칩(2,3) 사이에서 공유되도록 제공된 경우에 대해 설명한다. 결과적으로, 메모리 반도체 칩(3)에, I/O 회로(3a) 및 전원 회로를 형성할 필요가 없으며, 이에 따라 이들 회로를 가지고 있지 않은 메모리 칩(3)을 사용함으로써, 메모리 칩의 크기가 감소되며, 따라서 반도체 장치의 추가적인 다운 사이징이 실현될 수 있다. 이와 같은 경우는 정전기 보호 회로에 유사하게 적용될 수 있다.
또한, 내장된 다른 반도체 칩의 I/O 회로 기능, 전원 회로 기능, 정전기 보호 회로 기능 등을 가진 반도체 칩은 논리 반도체 칩(2)에 한정되지 않으며, 이에 따라 메모리 반도체 칩(3) 내에 포함된 논리 회로의 I/O 회로 기능, 전원 회로 기능 및 정전기 보호 회로 기능 등을 가질 수 있다.
하지만, I/O 회로를 포함하고 있지 않은 반도체 칩의 회로 테스트를 행할 때, 상기 I/O 회로는 상기 테스트 프로브 내에 포함되며, 이에 따라 상기 반도체 칩의 테스트 패드를 침으로 타격할 때 상기 I/O 회로를 통해 회로 테스트가 행해진다.
또한, 위에서 언급한 바람직한 실시예에서, 위에서 언급한 바와 같이, DRAM 회로의 I/O 회로 기능이 논리 반도체 칩(2)의 I/O 회로(2a)에 내장되고, DRAM의 전원 회로 기능이 반도체 칩(2)의 전원 회로에 내장된 구조를 가진 반도체 장치에 대해 설명한다. 하지만, 본 발명의 반도체 장치는 또한 종래의 반도체 장치와 유사한 방식으로 각각의 반도체 칩에 대해 제공된 I/O 회로, 전원 회로, 정전기 보호 회로 및 기타 다른 회로를 가진 반도체 장치에 적용할 수도 있다.
이와 같은 구조의 반도체 장치에서, 감소된 규모의 MCM은 각각의 반도체 칩의 범용 반도체 칩을 사용함으로써 위에서 설명한 바와 같이 구성된다. 결과적으로, 각각의 개별적인 반도체 칩의 출하도 가능하며, 따라서 수요와 공급간의 균형에 따라 MCM과 개개의 반도체 칩의 출하의 선택이 가능하다. 그러므로, 제조 라인의 융통성의 확대와 반제품(예컨대, 반도체 칩)의 재고 감소를 달성할 수 있고, 제조 비용의 삼감을 도모할 수 있다.
최종적으로, 본 발명의 바람직한 실시예에 대해 구체적으로 설명된 각각의 유닛 및 부분의 구성이나 구조는 본 발명의 실현 예에 불과하며, 따라서 그 실시예들은 본 발명의 기술적 범위를 한정하는 것으로 해석되면 안 된다.

Claims (21)

  1. 기판 상에 장착된 복수의 반도체 칩과;
    상기 기판 상에 제공된 절연막으로서, 상기 복수의 반도체 칩이 매립된, 상기 절연막과;
    상기 절연막 상에 제공된 배선으로서, 상기 절연막 상에 형성된 접속 구멍을 통해 상기 복수의 반도체 칩에 접속된 상기 배선을 구비한, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연막 상에 제공되어, 상기 배선을 덮는 상층 절연막과;
    상기 상층 절연막 상에 제공된 전극으로서, 상기 상층 절연막 상에 형성된 접속 구멍을 통해 상기 배선에 접속된 상기 전극을 더 구비한, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 배선은, 상기 복수의 반도체 칩 중 하나의 반도체 칩에 포함된 회로가 상기 복수의 반도체 칩 중 다른 반도체 칩과 공유되는 공유 회로가 되도록 배열되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 공유 회로는 외부 장치에 대한 입출력 인터페이스 회로인, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 공유 회로는 전원 회로인, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 공유 회로는 정전기 보호 회로인, 반도체 장치.
  7. 복수의 반도체 칩과;
    상기 복수의 반도체 칩을 지지하는 절연층으로서, 상기 복수의 반도체 칩의 한쪽 표면이 상기 절연층에 매립되고, 상기 복수의 반도체 칩의 다른쪽 표면은 노출된, 상기 절연층과;
    상기 절연층 상에 제공된 배선으로서, 상기 절연층 상에 형성된 접속 구멍을 통해 상기 복수의 반도체 칩의 각각의 반도체 칩에 접속된 상기 배선을 구비한, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 절연층 상에 제공되어, 상기 배선을 덮는 상층 절연막과;
    상기 상층 절연막 상에 제공된 전극으로서, 상기 상층 절연막 상에 형성된 접속 구멍을 통해 상기 배선에 접속된 상기 전극을 더 구비한, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 배선은, 상기 복수의 반도체 칩 중 하나의 반도체 칩에 포함된 회로가 상기 복수의 반도체 칩 중 다른 반도체 칩과 공유되는 공유 회로가 되도록 배열되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 공유 회로는 외부 장치에 대한 입출력 인터페이스 회로인, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 공유 회로는 전원 회로인, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 공유 회로는 정전기 보호 회로인, 반도체 장치.
  13. 기판 상에 장착된 복수의 반도체 칩을 구비한 반도체 장치에 있어서,
    상기 복수의 반도체 칩 중 하나의 반도체 칩의 회로는 상기 복수의 반도체 칩 중 다른 반도체 칩과 공유되는 공유 회로인, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 공유 회로는 외부 장치에 대한 입출력 인터페이스 회로인, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 공유 회로는 전원 회로인, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 공유 회로는 정전기 보호 회로인, 반도체 장치.
  17. 기판 상에 복수의 반도체 칩을 다이본딩하는 단계와;
    상기 기판 상에 절연막을 형성하는 단계로서, 상기 복수의 반도체 칩이 상기 절연막에 매립되는, 상기 절연막 형성 단계와;
    상기 절연막 상에 상기 복수의 반도체 칩 중 하나의 반도체 칩에 도달하는 접속 구멍을 형성하는 단계와;
    상기 절연막 상에 배선을 형성하는 단계로서, 상기 배선은 상기 접속 구멍을 통해 상기 반도체 칩에 접속되는, 상기 배선 형성 단계를 포함하는, 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 절연막 상에 상층 절연막을 형성하는 단계로서, 상기 상층 절연막은 상기 배선을 덮는, 상기 상층 절연막 형성 단계와;
    상기 배선에 도달하는 접속 구멍을 상기 상층 절연막 상에 형성하는 단계와;
    상기 상층 절연막 상에 전극을 형성하는 단계로서, 상기 전극은 상기 접속 구멍을 통해 상기 배선에 접속되는, 상기 전극 형성 단계를 더 포함하는, 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 기판은 반도체 웨이퍼인, 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 기판 상에 상기 복수의 반도체 칩을 다이 본딩하는 상기 단계는 상기 기판 상에 각각의 상기 반도체 칩을 다이 본딩하는 단계를 포함하고,
    각각의 상기 반도체 칩은 상기 기판 상에 부여된 접착 수지 상에서 플로팅하도록 설정된, 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 배선을 형성하는 상기 단계 이후에, 상기 기판은 상기 반도체 칩과 상기 절연막으로부터 제거되는, 반도체 장치의 제조 방법.
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